数字频率合成器的设计..ppt

第7章数字频率合成器的设计第7章数字频率合成器的设计 设计任务 设计方案论证 系统硬件设计 系统软件设计 系统设计总结第7章数字频率合成器的设计 设计任务设计一个数字频率合成器,该数字频率合成器的输出信号波形为正弦波,输出信号的频率为 f 0=0~ 1 MHz , 频率最小步进间隔为 Hz, 输出电压峰—峰值为 U p-p= ~5 V,供电电源为+5 V。第7章数字频率合成器的设计 设计方案论证 MCU 和锁相环路相结合的实现方案 MCU 和锁相环路相结合的实现方案如图 所示。图中,在基本锁相环路的反馈支路中接入了具有高分频比的可变分频器,用 MCU 控制分频器的分频比就可得到若干个标准频率输出。为了得到所需的频率间隔, 往往在电路中还加入一个前置分频器。 MCU 和锁相环路相结合的实现方案电路框图晶体振荡器前置分频器 M 鉴相器环路压控振荡器 fr fr / M f0 可变分频器 MCU f0 / N第7章数字频率合成器的设计 1. 前置分频器分频比的确定由得, 故Δf=f 0(N+1) -f 0(N)= 式中Δf为频率间隔。由得,若 f 0 的范围为 f 0 min ~f 0 max,则N对应有 N min~N max。 MCU 和DDS 芯片相结合的实现方案 DDS 的基本原理是利用采样定理,通过查表法产生波形。 DDS 的结构有很多种,其基本的电路原理可用图 表示。 N fM f r 0? rrrfM fM NfM N11???N fM f r 0? Mf fN r 0? DDS 的原理框图相位累加器波形存储器 D/A 转换器低通滤波器 k f f0 第7章数字频率合成器的设计相位累加器由 N 位加法器与 N 位累加寄存器级联构成。每来一个时钟脉冲 f s, 加法器将频率控制字 k 与累加寄存器输出的累加相位数据相加,把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端,以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样,相位累加器在时钟作用下,不断对频率控制字进行线性相位累加。由此可以看出,相位累加器在每一个时钟脉冲输入时, 把频率控制字累加一次,相位累加器输出的数据就是合成信号的相位,相位累加器的溢出频率就是 DDS 输出的信号频率。第7章数字频率合成器的设计用相位累加器输出的数据作为波形存储器(ROM) 的相位取样地址,这样就可把存储在波形存储器内的波形抽样值( 二进制编码) 经查表查出,完成相位到幅值的转换。波形存储器的输出送到 D/A 转换器, D/A 转换器将数字量形式的波形幅值转换成所要求合成频率的模拟信号。低通滤波器用于滤除不需要的取样分量,以便输出频谱纯净的正弦波信号。利用 MCU 和DDS 芯片相结合的实现方案如图 所示。 MCU 和DDS 芯片相结合的电路框图晶体振荡器 DDS 键盘 MCU LED 显示 f0 第7章数字频率合成器的设计 系统硬件设计 单片机与 AD9835 接口电路设计 1. AD9835 原理及结构 1) DDS 工作原理