秒表实验报告.docx

FPGA
实验报告（一0
班级：电子103班
学号：100081117 姓名：王友
一、实验目的：
1：掌握FPGA的开发流程；
2：熟悉Quartus III作环境，会简单的电路设计；
3：熟练掌握74LS161集成计数器的逻辑功能。
4：学会使用74LS161计数器制成9:59:9秒表。
二、 实验器材：
v时钟脉冲
计算机 Quartus II
三、 实验内容：
分析：
（一）计数器 本次实验需要用到两个十进制、一个六十进制计数器。他们
均是用四位二进制计数器改装而来
1： 74LS161引脚功能：
CLK时钟输入端（上升沿有效）
CLRN异步清除输入端（低电平有效）
ENP计数控制端
ENT计数控制端
ABCD并行数据输入端
LDN同步并行置入控制端（低电平有效） > QA-QD输出端 2 : 74161基础知识
异步清除：当清除端RD=O,各触发器的输出端QA~QD就全部被复位为0 状态，计数器的输出呈现 “0000”状态。此时与其它输入端状态（包括CP时 钟信号）均无关。
同步预置（送数）：计数器有并行输入数据的功能。当LD=O, R=1时，计数器 执行并行送数，在置数输入端A、B、C、D预置某个外加的数据，在CP脉冲上 升沿来到时，输出端即反映输入数据的状态。
保持：计数器有两种保持状态，当RD=LD=1时，计数器不进行清除和送数操作。只要 EP、ET中有一个为0,各触发器处于J=K=0,无论CP端有无计数脉冲输入，各触发器均 处于保持状态。
计数：当LD = RD = EP=ET） = 1时，计数器执行计数。设计数器的初始状 态QDQCQBQA=0000,当第十五个计数脉冲作用后，计数器状态为“1111”，进 位输出QCC=TQAQBQCQD为1,表示已计满，当第十六个计数脉冲作用后， 计数器恢复到初始的全零状态。74161的功能表如下：
四位同步二进制计数器74161的功能表
清零
预置
便能
时钟
预置数据输入
输出
CLRN
LOV
ENP
ENT
CLK
A
B
C
D
QA
耶
qc
qn
L
X
X
X
X
X
X
X
X
L
L
L
L
H
L
X
X
f
A
B
c
D
A
B
C
D
H
H
L
X
X
X
X
X
X
保持
H
H
X
L
X
X
X
X
X
保持
H
H
II
II
t
X
X
X
X
保持
3：:打开Quartus II工作环境首先建立项目，在打开绘制原理图的工作环境，查 找元件，根据74LS161的功能连接。在原理图的绘制过程中应特别注意图形设 计规则中信号标号。原理图如下图（）所示：
图（）十进制计数器的实现
这里用反馈预置法实现的即当计数器计到1001时，将74LS161的QA端和QD 端，分别接至一个与非门的输入端，将与非门的输出端送至预置端LDN,样就 可实现十进制计数。绘制完成原理图对其进行验证仿真是否正确。仿真波形如图
)所示:
图()十进制计数器波形图
■
CLK

B 1
jiTLrmnnnnnnnnn