EDA第四章 VHDL设计初步.ppt

可编程逻辑器件特点?,可靠性好,体积小,容量大?,保密性好。??,可扩展能力强,升级容易?,实时检验?,效率高,设计制造成本低??,先进,通用 1可编程逻辑器件特点?用户可反复编程, ?在外围电路不动的情况下,更改软件可实现不同的功能。?电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真,最后芯片的制作 2 STEP1 :建立工作库文件夹 STEP2 :输入设计项目原理图/VHDL 文本代码 STEP3 :存盘,注意原理图/文本取名 STEP4 :将设计项目设置成 Project STEP5 :选择目标器件 STEP11 : 硬件测试 STEP9 :引脚锁定并编译 STEP8 :仿真测试和波形分析 STEP7 :建立仿真波形文件 STEP6 : 启动编译 STEP10 :编程下载/配置 VHDL 文本输入设计流程 3 【例 4-1 】 ENTITY mux21a IS PORT ( a, b : IN BIT ; s : : IN BIT; y : ::: OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ; 实体结构体 多路选择器 VHDL 描述图4 -1 mux21a 实体图 4-2 mux21a 结构体 2 选1多路选择器的 VHDL 描述 4 2 选1多路选择器的 VHDL 描述【例 4-2 】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ; 5 2 选1多路选择器的 VHDL 描述【例 4-3 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ; 6 VHDL 相关语句说明 1. 实体表达【例 4-4 】 ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END ENTITY e_name; 或: ENTITY e_name IS PORT ( p_name : port_m data_type; ... p_namei : port_mi data_type ); END e_name; 7 VHDL 相关语句说明 2. 实体名 3. PORT 语句和端口信号名 4. 端口模式 IN OUT INOUT BUFFER 回读 85. 数据类型 BIT, [ 1,0] STD_logic, [1,0,h,l,U,X, W , Z, - ] BOOLEAN, [ ture, false ] Integer [0 ~ ] 9 VHDL 相关语句说明 6. 结构体表达【例 4-5 】 ARCHITECTURE arch_name OF e_name IS ( 说明语句)BEGIN ( 功能描述语句)END ARCHITECTURE