集成电路应用.ppt

集成电路应用
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一、最大定额和最大极限定额
集成电路一般都具有最大定额和最大极限定额。
最大极限定额是为了防止电路的性能恶化、损坏以及可靠性下降而设定。在工作中即使是一瞬间也不允许超过。
最大定额滞作用的器件，其VT+和VT-之差
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电气特性（续)
Icc 静态电源电流——在静态，当器件输入端为Vcc或GND且输出不连接时，流入Vcc管脚的电流
△Icc 附加静态电源电流——、且输出端不连接时流入Vcc管脚的电流
Iin 输入电流——当在输入端加高（低）电平时，流入（出）该端的电流。正号或没有符号表示电流流入该端，负号表示电流流出该端
Iout 输出电流——从输出管脚输出的电流。正号或无符号表示电流流入该脚，负号表示电流流出该脚
IIH 输入电流（高）——输入电压为高电平时的输入电流
IIL 输入电流（低）——输入电压为低电平时的输入电流
IOH 输出电流（高）——输出电压为高电平时的输出电流
IOL 输出电流（低）——输出电压为低电平时的输入电流
IOZ 3态漏电电流——3态输出端处于高阻态且输出端连接Vcc或GND时，流入（流出）该输出端的电流
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电气特性（续)
tPLH 低电平至高电平传输延迟——当输出从确定的低电平变为确定的高电平时，在输入波形和输出波形基准点之间的时间间隔。对于HC/HCT，基准点是输入波形和输出波形幅度的50％；
tPHL 高电平至低电平传输延迟——当输出从确定的高电平变为确定的低电平时，在输入波形和输出波形基准点之间的时间间隔。对于HC/HCT，基准点是输入波形和输出波形幅度的50％；
tPLZ 低电平至高阻传输延迟（3态输出禁止时间）——随着输出从低电平向高阻关态的变化，在输出使能波形基准点和3态器件输出波形振幅10％点之间的时间间隔。HC器件的波形基准点为波形幅度的50％；
tPHZ 高电平至高阻传输延迟（3态输出禁止时间）——随着输出从高电平向高阻关态的变化，在输出使能波形基准点和3态器件输出波形振幅10％点之间的时间间隔。HC器件的波形基准点为波形幅度的50％；
tPZL 低电平至高阻传输延迟（3态输出使能时间）——随着输出从高阻关态向低电平的变化，在输出使能波形基准点和3态器件输出波形振幅10％点之间的时间间隔。HC器件的波形基准点为波形幅度的50％；
tPZL 高阻至高电平传输延迟（3态输出使能时间）——随着输出从高阻关态向高电平的变化，在输出使能波形基准点和3态器件输出波形振幅10％点之间的时间间隔。HC器件的波形基准点为波形幅度的50％；
tTLH 输出低电平至高电平转换时间——在转换输出上升沿10％和90％电平之间的时间间隔
tTLH 输出高电平至低电平转换时间——在转换输出下降沿90％和10％电平之间的时间间隔
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电器特性说明
IIH 输入电流（高）——输入电压为高电平时的输入电流
IIL 输入电流（低）——输入电压为低电平时的输入电流
IIH
IIL
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由于CMOS电路的输入阻抗极高，所以输入端必须建立保护电路。
由上图可见，当Vin为低电平（GND）时，Iil为D1的反向电流。方向如图。当Vin为高电平（VDD）时,IiH为D2的反向电流。方向如图。一般典型值﹤1µA。
上述两个输入电流越小越好。
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高电平输出电压（电流）和低电平输出电压（电流）
高电平输出电压（电流） 低电平输出电压（电流）
IOH
VDD
Vin＝GND
VOH
VOH=VDD-IOH*RP
注：RP为导通阻抗
VDD
Vin＝ VDD
VOL
VOL=IOL*RN
注：RN为导通阻抗
IOL
IOH上升则VOH下降
IOL上升则VOL上升
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扇出系数（输出负载系数n）
电路输出端可以连接k个CMOS负载时称之。
理论上可以不受限制，但是由于前面所述的拉电流和灌电流的存在，所以有：
拉电流扇出系数：k=IOH/IiH
灌电流扇出系数：k=IOl/Iil
一般的：
IiH=Iil =1µA；IOH=500µA；IOL=360µA
所以手册上一般不标出静态扇出系数
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动态扇出系数：
动态