毕业设计(论文)开题报告.doc

毕业设计(论文)开题报告
(由学生填写)
学生姓名
专业
电子科学与技术
班级
09级
拟选题目
采用流水线技术设计16位高速数字相关器
选题依据及研究意义
在如今日益高速开展的计算机和数字通信技术中，CPU毕业设计(论文)开题报告
(由学生填写)
学生姓名
专业
电子科学与技术
班级
09级
拟选题目
采用流水线技术设计16位高速数字相关器
选题依据及研究意义
在如今日益高速开展的计算机和数字通信技术中，CPU的运算速度和数据传输速度成为研发高端电子产品的关键因素。以往近几十年的计算机开展来看，处理机运行速度慢的技术很快就被那些处理机运行速度快的技术所取代，更何况要探索未来超超级计算机的开展方向，世人不会放弃任何一种方法来提高处理机运行速度。而流水线技术是现代计算机CPU设计、数字信号处理、高速数字系统设计中非常关键的技术。采用流水线技术设计16位高速数字相关器的研究过程对我来说将是一个非常好的学****过程，很多的根本知识和根底理论都会让我受益匪浅。
选题研究现状
就目前而言，流水线技术设计已经被证明是提高处理器性能的一项强大的技术，多深的流水线技术都相应出现。主要有：〔1〕超级流水线,即深度流水线;(2) 超级标量机, 借助硬件资源来实现空间的并行操作;(3) 超长指令字;(4) 向量机, 国产的银河计算机就是向量机普通的计算机所做的计算;(5) SIMD技术。在数字通信系统中，常用一个特定的序列作为数据开始的标志，称为帧同步字，发送端在发送数据前插入帧同步字；接受端如果收到帧同步字就可以确定帧的起始位置，从而实现发送和接受数据的格式同步。而国内计算机硬件技术起步比拟晚，技术相比照拟落后。
研究内容〔包括根本思路、框架、主要研究方式、方法等〕
设计的根本思路：
设计一个在数字通信系统中常见的数字相关器，并利用流水线技术提高其工作速度，对其进行仿真和硬件测试。
一位相关器，即异或门，异或的结果可以表示两个1位数据的相关程序。异或为0表示数据位相同；异或为1表示数据位不同。多位数字相关器可以由多个一位相关器构成，如N位数字相关器由N个异或门和N个位相关结果统计电路构成。
它的框架主要包括：
一：根据上述思路设计一个并行4位数字相关器。
二：利用的4位数字相关器设计并行16位数字相关器。
三：上面16数字相关器是3级组合逻辑实现的，在实际使用时，对其有高速的要求，试使用流水线技术改善其运行速度。在输入、输出及每一级组合逻辑的结果参加流水线存放器，提高速度。
四：编译设计和时序仿真
主要研究方式、方法：
实现16位并行数字相关器需要的乘积项、或门过多，为降低资源耗用，将其分解为4个4位相关器，然后用两级加法器相加得到全部16位的相关结果，其原理图如图6-45所示。
图6-45 16位并行数字相关器原理图
如果直接实现该电路，整个运算至少需要经过3级门延时，随着相关位数的增加，速度还会降低，为提高速度，采用流水线技术进行设计，模块中的每一步相关结果进行锁存，按照时钟的节拍，逐步完成运算的全过程。虽然每一级输入值需经过3个节拍后才能得到运算结果，但是，每一个节拍都有一组新值输入到第一级运算电路，每级运算电路上都有一