西工大2022年数字集成电路设计实验课实验一.docx

西工大2022年数字集成电路设计实验课实验一
实验四 译码器的设计及延迟估算

1、 设计译码器并估算延迟

设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit

西工大2022年数字集成电路设计实验课实验一
实验四 译码器的设计及延迟估算

1、 设计译码器并估算延迟

设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
译码器的结构可参考典型的4-16译码器

译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中)

① 假定4个寄存器地址位的正反8个输入信号，每个信号的输入负载可以等效为10。确定 译码器的级数，并计算相关逻辑努力，以此来确定每一级中晶体管的尺寸（相当于多少个单位化的晶体管）及整个译码电路的延迟(以单位反相器的延迟的本征延迟Tp0为单位)。



解： 96332,10int =?==ext g C C C , ==?
假定每一级的逻辑努力：G=1，又因为分支努力(每个信号连接8个与非门)：
81*8*1B ==， =??==GFB H 所以， ln ===H N ,故N 取3级。
因为逻辑努力：2121G =??=，路径努力：=??==GFB H 则使得路径延时最小的门努力 )(3/1===N H h 。
所以：
.
,,
=========g h f g h f g h f
实验四 译码器的设计及延迟估算

1、 设计译码器并估算延迟

设计一个用于16bit 寄存器堆的译码器，每一个寄存器有32bit 的宽度，每个bit 的寄存器单元形成的负载可以等效为3个单位化的晶体管(后面提到负载都为单位化后的负载)。
译码器的结构可参考典型的4-16译码器



译码器和寄存器堆的连接情况(Output 输出为1的一行寄存器被选中)

① 假定4个寄存