DSP C55x期末考试复习题.doc

DSP_C55x期末考试复习题1、DSP技术期末考试课本复****题:
简述数字信号处理器的主要特点;
答:(1)存储器采用哈佛或者改进的哈佛结构;(2)内部采用了多级流水;(3)具有硬件乘法累加单元;(4)可以实现零开销循环;(5)采用了特殊的寻址方式;(6)高效的特殊指令;(7)具有丰富的片内外设。
请给出数字信号处理器的运算速度指标;
答:常见的运算速度指标有如下几种:
指令周期:执行一条指令所需的最短时间,数值等于主频的倒数;指令周期通常以ns(纳秒)为单位。例如,运行在200MHz的TMS320VC5510的指令周期为5ns。
MIPS:每秒百万条指令数。
MOPS:每秒百万次操作数。
MFLOPS:每秒百万次浮点操作数。
BOPS:每秒十亿次操作数。
MAC时间:一次乘法累加操作花费的时间。大部分DSP芯片可在一个指令周期内完成MAC操作;
FFT执行时间:完成N点FFT所需的时间。FFT运算是数字信号处理中的典型算法而且应用很广,因此该指标常用于衡量DSP芯片的运算能力。
简述C55x的存储器配置情况;(课本11~12页)
C55x采用统一的存储空间和I/O空间。C55x的内存储空间共有352KB,外部存储空间共有16MB。存储区支持的寄存器类型有异步SRAM、异步EPROM、同步DRAM和同步突发SRAM。C55x的I/O空间与程序/地址空间分开。I/O空间的地址为16位,能访问64K字地址,当CPU读/写I/O空间时,在16位地址前补0来扩展成24位地址。
TMS320C55x的寻址空间是多少?当CPU访问程序空间和数据空间时,使用的地址是多少位;
答:C55x的寻址空间为16MB,当CPU从程序空间读取程序代码时,使用24位地址,当访问数据空间时,使用23位的地址。但是在访问数据空间时,将23位地址左移一位,并将地址总线上的最低有效位(LSB)置0,使得在对数据空间或程序空间寻址时,地址总线都传送24位地址。
VC5509A的PGE LQFP封装芯片共有多少个引脚?其中GPIO引脚有多少个?并行地址总线引脚有多少个?并行双向数据总线引脚有多少个?(此题答案不确定)
芯片共有144个引脚;GPIO引脚:7个;并行地址总线:14个;并行双向数据:16个
C55x的指令分为两个阶段,第一阶段为取指阶段,第二阶段为执行阶段;
C55x的CPU包含4个40位的累加器,辅助寄存器ARn有16位,XARn有23位;
XF位是寄存器ST1_55中的第13位,它是一通用的输出位,能用软件处理且可输出至DSP引脚。若要使该引脚输出高电平,可用指令BSET XF;
CPL位是寄存器ST1_55中的第14位,指令BCLR CPL的功能是对CPL清零;
10、INTM位是寄存器ST1_55中的第11位,该位能够使能或禁止可屏蔽中断,如果INTM=0,C55x使能所有可屏蔽中断。
11、SATA位是寄存器ST3_55中的第5位,如果SATA=1,则执行A单元ALU的饱和模式;
12、MPNMC位是寄存器ST3_55中的第6位,该位使能或禁止片上ROM,如果MPNMC=0,则为微计算机模式,使能片上ROM;(8—12题在课本41页附近)
13、VC5509A拥有160K字的片内存储器资源,其中有128K字RAM和32K字ROM。外部扩展