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专利名称:堆叠的半导体器件组件的制作方法
技术领域:
本文公开的各个实施例涉及半导体器件,并且具体而言涉及其中至少一个半导体器件相对于其余半导体器件偏移的堆叠的半导体器件组件。
背景技术随着计算机系统的演进,对这种系统的增加的存储器的需求也在演进。为了增加存储器密度,一些存储器封装体包括堆叠在彼此之上的若干个集成电路(IC)裸片。这些堆叠的多裸片封装体增加了每个存储器器件的容量,而不需要在底层电路板或者存储器模块上的附加空间。此外,已经出现作为用于在多裸片封装体中实现大量裸片到裸片互连的广泛解决方案的硅通孔(TSV)技术。
然而,存在与堆叠的多裸片封装体相关联的许多缺点,当TSV用作互连装置时尤其如此。例如,从制造成本的角度而言,通常期望根据相同的掩膜组得到堆叠中的所有裸片,S卩,堆叠中的所有裸片基本上相同。然而,当相同的裸片堆叠在封装体中,并且通过TSV互连时,通常难以选择性地启用对堆叠内的裸片的子组的不同的操作模式。例如,如果TSV在每个裸片的输入/输出(“10”)焊盘处互连堆叠的器件,则在该点将存在较大的电容聚合。具体地,每个裸片对与该裸片的IO焊盘金属、IO器件加载、IO器件以及静电放电(ESD)
器件加载相关联的电容有贡献。利用这种较大的聚合电容,与裸片中的一个自身相比,裸片的堆叠在操作速度方面将变得非常受限制。
在其他堆叠的多裸片封装体中,TSV可以使用某种多支路数据总线技术内部地(在IO系统“后面”)互连堆叠的裸片。在这些封装体中,多个裸片中的一个裸片充当“总线主控”,而其他裸片充当“从属器件”。如果裸片基本上相同,则难以在不利用总线多路复用电路的情况下将多个器件中的一个器件指定为“总线主控”,而总线多路复用电路从成本和性能的方面来看都不是优化的。
在又一堆叠的多裸片封装体中,可能可以添加一个或者多个制造步骤以修改在一些器件上的一些特征或者互连,从而便于裸片堆叠。然而,执行这种修改添加了显著的制造和库存控制成本。结果,显著地增加了堆叠的半导体器件组件的复杂性以及制造和组装成本。
这样,将非常期望提供利用基本上相同的裸片并且针对堆叠中裸片的至少一个子集启用选择性操作模式的堆叠的裸片组件。
实用新型内容
根据上述内容,本实用新型的一个方面提供一种堆叠的半导体器件组件,包括基本上相同的第一集成电路(IC)器件和第二集成电路(IC)器件,第一IC器件和第二IC器件中的每个器件包含均具有第一电容的第一接口电路;均具有低于所述第一电容的第二电容的第二接口电路;第一组通孔,其耦合到所述第一接口电路的相应接口电路;以及第二组通孔,其耦合到所述第二接口电路的相应接口电路;以及其中,所述
第一IC器件和所述第二IC器件堆叠在彼此顶上,并且相对于彼此偏移,从而使得所述第一IC器件的所述第一组通孔与所述第二IC器件的所述第二组通孔的相应通孔对准并且电连接。
优选地,第一IC器件和第二IC器件的每个器件包括核心电路,其中堆叠的半导体器件组件被配置成在核心电路与第一IC器件上的第一接ロ电路之间传送数据,并且在核心电路与第二IC器件上的第二接ロ电路之间传送数据。
优选地,堆叠的半导体器件组件还被配置成在第二IC器件的核心电路与第一IC器件的第一接ロ电路之间传送数据。
优选地,在相应的IC器件上的每个第一接ロ电路包括与相应的IC器件上的静电放电电路连接的I/o焊盘。
优选地,在相应的IC器件上的每个第二接ロ电路包括不与所述相应的IC器件上的静电放电电路连接的I/o焊盘。·[0012]优选地,堆叠的半导体器件组件是存储器模块。
优选地,第一接ロ电路是主读取通道,而第二接ロ电路是从属读取通道。
优选地,第二接ロ电路是主写入通道,而第二接ロ电路是从属写入通道。
优选地,每个IC器件被配置成依赖于是第一组通孔还是第二组通孔耦合到外部信号线而使用第一接ロ电路或者第二接ロ电路来传送数据。
优选地,多个半导体器件中的每个半导体器件被配置成依赖于是第一组通孔还是第二组通孔耦合到外部信号线而在不同的模式中进行操作。
优选地,堆叠的半导体器件组件是DRAM模块。
优选地,堆叠的半导体器件组件包括堆叠的IC器件的多个不同的群组。
优选地,IC器件的至少ー个相对于多个IC器件的至少另ー个沿着彼此垂直并且实质上与所述IC器件的基本上为平面的侧相平行的两个轴偏移。
本实用新型的另一方面提供了一种堆叠的半导体器件组件,包括基本上相同的第一半导体器件和第二半导体器件,第一半导体器件和第二半导体器件中的每个器件包含具有第一电容的第一接ロ电路;具有基本上低于第一电容的第二电容的第二接ロ电路;耦合到第一接ロ电路的第一组通孔;以及耦合到第二接ロ电路的第二组通孔;以及其中,第一半导体器件和第二半导体器件堆叠在彼此顶上,并且相对于彼此偏移,从而使得第一半导体器件的第一组通孔与第二半导体器件的第二组通孔的相应通孔对准并且电连接。
优选地,第一半导体器件和第二半导体器件的每个器件包括核心电路,其中堆叠的半导体器件组件被配置成在核心电路与第一半导体器件上的第一接ロ电路之间传送数据,并且在核心电路与第二半导体器件上的第二接ロ电路之间传送数据。
优选地,堆叠的半导体器件组件还被配置成在第二半导体器件的核心电路与第一半导体器件的第一接ロ电路之间传送数据。
优选地,在相应的半导体器件上的每个第一接ロ电路包括与相应的半导体器件上的静电放电电路连接的I/O焊盘。
优选地,在相应的半导体器件上的每个第二接ロ电路包括不与相应的半导体器件上的静电放电电路连接的I/O焊盘。
[0025]为了更好地理解本文的公开,将对与附图结合考虑的以下详细描述进行参考,在附图中
图IA是示例性堆叠的半导体器件组件的平面图;
图IB是当沿着图IA的线1B-1B’查看时,在图IA中示出的堆叠的半导体器件组件的横截面图;图2A是在图IA和图IB中示出的堆叠的半导体器件组件中的半导体器件的示意图;
图2B是在图2A中示出的半导体器件的一部分的一个实施例的示意性电路图210;
图2C是堆叠的半导体器件组件的一部分的示意性电路图,该半导体器件组件使用的器件类似于图2B中示出的器件;
图2D是具有模式启用电路的另一堆叠的半导体裸片组件的示意图;
图2E是图2D的模式启用电路的示意性电路图;
图3是另一示例性堆叠的半导体器件组件的示意性横截面侧视图(为清楚起见去除了剖面线);
图4是另一示例性堆叠的半导体器件组件的示意性横截面侧视图(为清楚起见去除了剖面线);
图5是另一示例性堆叠的半导体器件组件的平面图;以及
图6是使用堆叠的存储器半导体器件组件的计算机系统的示意图。
在整个附图的若干视图中,相似的附图标记指代相同或者类似的部件。
具体实施方式
下面描述了处理与多个半导体器件被堆叠在一起以形成半导体封装组件(或者封装体)相关联的问题的多个示例性组件,其中堆叠中的至少一个半导体器件与堆叠中的其他器件相比执行不同的功能或者电操作。换言之,接口半导体器件尽管其与组件中的其他器件相同但是却执行与堆叠中的其他器件所执行的功能不同的功能;或者该接口半导体器件在与其他器件的操作模式不同的操作模式中进行操作。在一个实施例中,接口器件连接到堆叠的半导体器件组件外部的电路,并且适宜地放置在组件中的半导体器件的堆叠的底部处。例如,接口半导体器件可以包括所有的有源外部
IO电路(诸如ESD电路),而堆叠中的其余半导体器件具有较低功耗的“堆叠内部的”10电路。在另一示例中,接口器件可以执行主读取/写入操作,而其他器件执行从属读取/写入操作。
根据一些实施例,提供了一种半导体器件组件,其包括多个堆叠的基本上相同的半导体器件,其中每个半导体器件包括第一侧和相对的第二侧。第一焊盘和第二焊盘布置在半导体器件的第一侧,而第三焊盘和第四焊盘布置在半导体器件的第二侧。第一接口电路电耦合到第一焊盘和第三焊盘,而第二接口电路电耦合到第二焊盘和第四焊盘。第二接口电路与第一接口电路分离并且与其不同。多个半导体器件的至少一个第一半导体器件相对于多个半导体器件的其他器件偏移,从而使得在第一半导体器件上的第四焊盘与在多个半导体器件的相邻一个器件上的第一焊盘对准且电连接。该半导体器件组件可以是多裸片存储器芯片,诸如多裸片DRAM芯片,其继而可以被附接到存储器模块,诸如DRAM存储器模块。
在一些实施例中,第一侧和第二侧基本上是平面的并且彼此平行。此外,在ー些实施例中,第一焊盘和第三焊盘由贯穿半导体器件的第一过孔彼此电耦合,并且第二焊盘和第四焊盘由贯穿半导体器件的第二过孔彼此电耦合。这些过孔可以是硅通孔(TSV)。在这些实施例中,第一焊盘和第三焊盘沿着基本上垂直于半导体器件的第一侧和第二侧的轴彼此对准,而第二焊盘和第四焊盘沿着基本上垂直于半导体器件的第一侧和第二侧的轴彼此对准。
在使用中,并且在半导体器件是存储器器件(诸如DRAM、SRAM、闪存存储器IC或者其他类型的存储器芯片)的情形中,基于是第一焊盘和第三焊盘还是第二焊盘和第四焊盘耦合到外部信号线,半导体器件使用第一接ロ电路或者第二接ロ电路通过内部信号线向核心接ロ电路传输数据或从核心接ロ电路传输数据。核心接ロ电路可以包括数据发射器或者数据接收器。内部信号线是单向信号线或是双向信号线。
在一些实施例中,第一接ロ电路和第二接ロ电路具有不同的电容,例如,第一接ロ电路包括静电放电(ESD)电路。在其他一些实施例中,第一接ロ电路是主读取通道,并且第·ニ接ロ电路是从属读取通道,例如,第一接ロ电路是主写入通道,而第二接ロ电路是从属写入通道。
根据ー些实施例,提供了一种用于选择性地启用堆叠的半导体器件组件中的半导体器件的模式的方法。如上所述,提供了基本上彼此相同的多个半导体器件。多个半导体器件继而堆叠在彼此顶上。最后,多个半导体器件的至少ー个第一半导体器件相对于多个半导体器件的其余半导体器件在空间上偏移,从而使得在第一半导体器件上的第四焊盘与多个半导体器件上的相邻ー个半导体器件上的第一焊盘对准并且电连接。
最后,根据ー些实施例,提供了ー种计算组件,其包括总线;耦合到该总线的处理器;耦合到该总线的通信电路;如上所述的半导体器件,其形成耦合到该总线的多裸片存储器芯片,其中该多裸片存储器芯片包括堆叠在彼此顶上的堆叠半导体,并且将多个半导体器件的至少第一半导体器件相对于多个半导体器件的其余半导体器件在空间上偏移,从而使得在第一半导体器件上的第四焊盘与多个半导体器件上的相邻ー个半导体器件上的第一焊盘对准并且电连接。
这些实施例提供了一种堆叠的半导体器件组件,其允许在相同半导体器件的堆叠中的一个或者多个半导体器件与堆叠中的其余半导体器件具有不同的操作模式。
图IA是示例性堆叠的半导体器件组件100的平面图,而图IB是当沿着图IA的线1B-1B’查看时,在图IA中示出的堆叠的半导体器件组件100的横截面图。堆叠的半导体器件组件包括至少两个半导体器件102(1)和102(2)。在一些实施例中,半导体器件是裸片,即未封装的***集成电路或者芯片。在这些实施例中的一些实施例中,半导体器件是存储器裸片(例如,DRAM、SRAM、N—、RRAM、FeRAM、MRAM—)。在其他一些实施例中,半导体器件是任何经封装的或者未封装的集成电路等。堆叠的半导体器件组件100尤其适于存储器,这是因为对于多个基本上相同的裸片的需求总体满足对存储器容量和密度不断增长的需求。
半导体器件102(1)和102(2)彼此基本上相同,所以它们可以使用相同或者基本上相同的一组半导体制造エ艺步骤来制造。半导体器件102(1)和102(2)中的每个具有基本上为平面的第一侧106(I)、106(2)以及与其相对的、基本上为平面的第二侧108(1)、108(2)。每个半导体器件102(I)、102(2)还包括有源电路110(I)、110(2),有源电路包括如下所述的接口电路、模态选择电路、核心接口电路、核心等。在一些实施例中,有源电路形成在每个半导体器件的第一侧106(I)、106(2)处,或者形成在其附近。
半导体器件102(I)、102(2)中的每个具有第一群组的连接焊盘112(I)、112(2);第二群组的连接焊盘114(1)、114(2);第三群组的连接焊盘120(I)、120(2);以及第四群组的连接焊盘122(I)、122(2)。在半导体器件上的连接焊盘用于将形成在该器件上的电路连接到该器件外部的电路。在一个示例中,连接焊盘可以是用于到组件外部的电路(例如,计算机系统中的其它芯片)的连接的输入/输出(I/O)焊盘。在另一实施例中,连接焊盘可以是用于连接到一个或者多个组件内部的总线的接触焊盘。连接焊盘可以为任何适当的形状,诸如正方形、圆形等。在一些实施例中,每个群组的连接焊盘是基本上延伸跨过每个半导体器件的相应的侧的连接焊盘的带,即,每个带可以形成跨每个半导体器件的侧的列(或者行,这依赖于定向)。在一些实施例中,每个群组的连接焊盘定位在半导体器件的相应的侧的中间附近,然而,在其他一些实施例中,连接焊盘可以定位在边缘附近或者半导体器件上的其他位置处。在其他一些实施例中,每个群组的连接焊盘可以包括连接焊盘的多个带,例如,每个群组包括连接焊盘