EDA实验报告四位全加器的实现.doc

实验一四位全加器的实现
实验目的

掌握Quartus环境下文件的编译、仿真及下载方法
了解VHDL语言的设计流程
掌握quartus环境下VHDL的使用方法
实验内容
1、用图形/原理图法实现4位全加器。
2、用VHDL语言实现4位全加器,必须使用元件例化。
3、仿真并通过。
3、下载到实验板,并验收
实验步骤
图形编辑发设计4位加法器
新建图形文件,设计一位全加器,逻辑电路图如下图(图1-1)所示。
图1-1
将设计好的一位全加器进行例化,操作为fileàCreate/UpdateàCreate symbol files for currentfile,完成此操作后会在元器件符号表里找到刚刚做好的一位全加器。
再新建一个图形文件,用四个已经做好的一位全加器级联成一个四位全加器,其逻辑原理图如图1-2所示。编辑好后保存文件,在文件列表里找到该文件,右键àSet as Top-level Entity,将其设置为顶层文件,点击编译按钮就行编译。
图1-2
新建波形文件,赋予每个输入端口某种输入信号,保存波形文件,进行功能仿真,观察输出端波形与输入信号关系是否正确。若不正确,查找问题所在并解决问题;若正确,则进行管脚分配,分配完毕后再编译一次使分配生效,连接DE2开发板到电脑,将文件下载到开发板进行验证。
用VHDL语言设计4位加法器
新建一个VHDL源文件,,使用VHDL实现一位全加器,其VHDL代码如下:
LIBRARY IEEE;
USE ;
ENTITY adde1r IS
PORT(A,B,Ci:IN STD_LOGIC;
S,Co:OUT STD_LOGIC);
END adder1;
ARCHITECTURE qadder OF adder1 IS
BEGIN
PROCESS(A,B,Ci)
VARIABLE n1,n2,n3:STD_LOGIC;
BEGIN
n1:=A AND B;
n2:=A XOR B;
n3:=Ci AND n2;
Co<=n3 OR n1;
S<=n2 XOR Ci;
END PROCESS;
END qadder;
再新建一个VHDL源文件,,在这里将adder一位全加器例化并使用它,做成四位全加器,代码如下:
library ieee;
use ;
entity adder4 is
port(A,B:in std_logic_vector(3 downto 0);
S:out std_logic_vector(3 downto 0);
Co:out std_logic;
Ci:in std_logic);
end adder4;
architecture adder_4 of adder4 is
component adder
port(
A:in std_logic;
B:in std_logic;