EDA实验报告(四位全加器的实现).doc

、仿真及下载方法了解VHDL语言的设计流程掌握quartus环境下VHDL的使用方法实验内容1、用图形/原理图法实现4位全加器。2、用VHDL语言实现4位全加器,必须使用元件例化。3、仿真并通过。3、下载到实验板,并验收实验步骤图形编辑发设计4位加法器新建图形文件,设计一位全加器,逻辑电路图如下图(图1-1)所示。图1-1将设计好的一位全加器进行例化,操作为fileàCreate/UpdateàCreatesymbolfilesforcurrentfile,完成此操作后会在元器件符号表里找到刚刚做好的一位全加器。再新建一个图形文件,用四个已经做好的一位全加器级联成一个四位全加器,其逻辑原理图如图1-2所示。编辑好后保存文件,在文件列表里找到该文件,右键àSetasTop-levelEntity,将其设置为顶层文件,点击编译按钮就行编译。图1-2新建波形文件,赋予每个输入端口某种输入信号,保存波形文件,进行功能仿真,观察输出端波形与输入信号关系是否正确。若不正确,查找问题所在并解决问题;若正确,则进行管脚分配,分配完毕后再编译一次使分配生效,连接DE2开发板到电脑,将文件下载到开发板进行验证。用VHDL语言设计4位加法器新建一个VHDL源文件,,使用VHDL实现一位全加器,其VHDL代码如下:LIBRARYIEEE;;ENTITYadde1rISPORT(A,B,Ci:INSTD_LOGIC; S,Co:OUTSTD_LOGIC);ENDadder1;ARCHITECTUREqadderOFadder1ISBEGIN PROCESS(A,B,Ci) VARIABLEn1,n2,n3:STD_LOGIC; BEGIN n1:=AANDB; n2:=AXORB; n3:=CiANDn2; Co<=n3ORn1; S<=n2XORCi; ENDPROCESS;ENDqadder;再新建一个VHDL源文件,,在这里将adder一位全加器例化并使用它,做成四位全加器,代码如下:libraryieee;;entityadder4isport(A,B:instd_logic_vector(3downto0);S:outstd_logic_vector(3downto0); Co:outstd_logic; Ci:instd_logic);endadder4;ponentadder port( A:instd_logic; B:instd_logic; Ci:instd_logic; Co