Verilog语言设计讲述.ppt

*计算机科学与技术学院*Verilog语言设计参考教材:《Verilog数字系统设计》教程夏宇闻编著计算机科学与技术学院**课程的基本描述课程名称:Verilog语言设计课程编号:0401CA0参考教材:,2008总学时:32学时理论学时:24学时实验学时:8学时 学分:2学分开课学期:第四学期前导课程:数字逻辑、C语言程序设计后续课程:数字系统设计、SOPC原理及应用计算机科学与技术学院**Verilog语言设计第1章Verilog的基本知识第2章Verilog的结构、数据类型、变量和基本运算符号第3章Verilog语句第4章VerilogHDL的建模方式第5章有限状态机FSM第6章Verilog综合设计与仿真内容概要计算机科学与技术学院****硬件描述语言(英文:HardwareDescriptionLanguage,简称:HDL)是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言,数字电路系统的设计可以从顶层到底层(从抽象到具体)逐层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。然后,利用电子设计自动化(EDA)工具,逐层进行仿真验证,再把其中需要变为实际电路的模块组合,经过自动综合工具转换到门级电路网表。接下去,再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具,把网表转换为要实现的具体电路布线结构。**VerilogHDL语言是基于C语言发展起来的硬件描述语言,于1983年由GDA公司首创。1995年VerilogHDL语言成为IEEE标准,编号:IEEEStd1364-1995。VerilogHDL语言具有简捷、高效、易学易用、功能强大等优点,逐步为设计人员所接收和喜爱。Verilog语言支持的EDA工具较多,适合于寄存器传输级(RTL)和门电路级的描述,其综合过程比VHDL简单,但在高级描述方面不如VHDL。VHDL比VerilogHDL早几年成为IEEE标准;VHDL语法/结构比较严格,因而编写出的模块风格比较清晰;VHDL比较适合由较多的设计人员合作完成的特大型项目。**VerilogHDL公开发表CADENCE公司购买Verilog版权199019891980’sVerilog-XL诞生模拟和数字都适用的Verilog标准公开发表VerilogIEEE1364-1995标准公开发表有关VerilogHDL的全部权利都移交给OVI(OpenVerilogInternational)199520011999VerilogIEEE1364-**ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构,做高层次的仿真。验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。库模型的设计:可以用于描述ASIC和FPGA的基本单元(Cell)部件,也可以描述复杂的宏单元(MacroCell)。**VerilogHDL模型可以是实际电路的不同级别的抽象。抽象级别可分为五级:系统级(systemlevel):用高级语言结构(如case语句)实现的设计模块外部性能的模型;算法级(algorithmiclevel):用高级语言结构实现的设计算法模型(写出逻辑表达式);RTL级(registertransferlevel):描述数据在寄存器之间流动和如何处理这些数据的模型;门级(gatelevel):描述逻辑门(如与门、非门、或门、与非门、三态门等)以及逻辑门之间连接的模型;开关级(switchlevel):描述器件中三极管和储存节点及其之间连接的模型。**语法结构上的主要特点:形式化地表示电路的行为和结构;借用C语言的结构和语句;可在多个层次上对所设计的系统加以描述,语言对设计规模不加任何限制;具有混合建模能力:一个设计中的各子模块可用不同级别的抽象模型来描述;基本逻辑门、开关级结构模型均内置于语言中,可直接调用;易创建用户定义原语(UDP,UserDesignedPrimitive)。易学易用,