Verilog语言设计.ppt

2017/7/24
计算机科学与技术学院
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Verilog语言 设计
参考教材:《Verilog 数字系统设计》教程
夏宇闻编著
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课程的基本描述课程名称:Verilog语言设计课程编号:0401CA0参考教材:夏宇闻. Verilog数字系统设计教程.
航空航天出版社,2008总学时:32学时理论学时:24学时实验学时:8学时 学分:2学分开课学期:第四学期前导课程:数字逻辑、C语言程序设计后续课程:数字系统设计、 SOPC原理及应用
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Verilog 语言设计
第1章 Verilog 的基本知识
第2章 Verilog 的结构、数据类型、变量和基本运算符号
第3章 Verilog 语句
第4章 Verilog HDL的建模方式
第5章有限状态机 FSM
第6章 Verilog 综合设计与仿真
内容概要
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第1章Verilog的基本知识
1. 硬件描述语言 Verilog HDL
2. 采用Verilog的设计流程
3. 简单的Verilog HDL例子
4. Verilog用于模块的测试
内容概要
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硬件描述语言(英文: Hardware Description Language ,简称: HDL )是电子系统硬件行为描述、结构描述、数据流描述的语言。利用这种语言,数字电路系统的设计可以从顶层到底层(从抽象到具体)逐层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。然后,利用电子设计自动化( EDA )工具,逐层进行仿真验证,再把其中需要变为实际电路的模块组合,经过自动综合工具转换到门级电路网表。接下去,再用专用集成电路 ASIC 或现场可编程门阵列 FPGA 自动布局布线工具,把网表转换为要实现的具体电路布线结构。
硬件描述语言 Verilog HDL
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Verilog HDL语言是基于C语言发展起来的硬件描述语言,于1983年由GDA公司首创。
1995年Verilog HDL语言成为IEEE标准,编号:IEEE Std1364-1995。
Verilog HDL语言具有简捷、高效、易学易用、功能强大等优点,逐步为设计人员所接收和喜爱。
Verilog语言支持的EDA工具较多,适合于寄存器传输级(RTL)和门电路级的描述,其综合过程比VHDL简单,但在高级描述方面不如VHDL。
VHDL比Verilog HDL早几年成为I EEE标准;
VHDL语法/结构比较严格,因而编写出的模块风格比较清晰;
VHDL比较适合由较多的设计人员合作完成的特大型项目。
硬件描述语言 Verilog HDL
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Verilog HDL
公开发表
CADENCE
公司
购买
Verilog
版权
1990
1989
1980’s
Verilog
-
XL
诞生
模拟和数字都适用的
Verilog
标准公开发表
VerilogIEEE1364
-
1995
标准公开发表
有关
VerilogHDL
的全部权利都移交给
OVI
(
Open Verilog
International)
1995
2001
1999
Verilog IEEE1364
-
2001
标准公开发表
1990
Verilog HDL的发展历史
硬件描述语言 Verilog HDL
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ASIC 和FPGA设计师可用它来编写可综合的代码。
描述系统的结构,做高层次的仿真。
验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。
库模型的设计:可以用于描述ASIC 和FPGA的基本单元(Cell)部件,也可以描述复杂的宏单元(Macro Cell)。
硬件描述语言 Verilog HDL
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Verilog HDL模型可以是实际电路的不同级别的抽象。抽象级别可分为五级:
系统级(system level): 用高级语言结构(如case语句)实现的设计模块外部性能的模型;
算法级(algorithmic level): 用高级语言结构实现的设计算法模型(写出逻辑表达式);
RTL级(register transfer level): 描述数据在寄存器之间流动和如何处理这些数