基于SOC的IIC总线IP核设计.doc

基于SOC的IIC总线IP核设计.doc基于SOC的IIC总线IP核设计摘要:该文详述了一种基于wishbone总线接口的IIC总线控制器IP核设计,给出了该IP核的系统接口以及各个子模块的详细设计方法,并对该IP核进行了仿真和验证。关键词:IIC总线;IP核;WISHBONE总线;片上系统;verilogHDL DesignofIICBusIPCoreBasedOnSOC YANGFeng (LanzhouJiaotongUniversity,Lanzhou730070,China) Abstract:-moduleandgivesmethodsaboutsimulationandverification. Keywords:IICbus;IPcore;Wishboneinterface;SOC;VerilogHDL 随着集成电路工艺的日益发展,片上系统(SystemonChip,简称SoC)渐渐的成为微电子行业广泛关注的焦点,SOC技术可以很大程度地降低整个系统的开发周期和费用。由于集成电路的规模和设计效率之间的差距不断大,SOC技术越来越倚重于IP核重用技术。IP核是集成电路知识产权的简称。IP核一般分为三类:固核,硬核,软核。其中软核为可综合的HDL描述,硬核为芯片的版图,固核通常为TRL代码和对应具体工艺的网表。本文给出了一种基于在SOC中广泛采用的wishbone总线接口的IIC总线控制器IP核的设计方法和对该IP核的仿真以及验证的简明介绍。 1IIC总线的介绍 IIC总线是飞利浦公司开发的一种广泛应用于各种电子领域的低速器件。IIC总线定义了两条线:串行数据线SDA(SerialData)和串行时钟线SCL(SerialClock),二者均为双向传输。每一个挂接在总线上的设备都有其在总线上的唯一地址,任何一个外设均可作为主机(master)或者从机(slave),此外IIC总线还允许多主机的存在。 2IIC总线IP核的设计 IIC总线IP核主要由以下部分组成:WISHBONE总线接口模块,时钟发生器,字节命令控制器,比特命令控制器,寄存器组,各部分之间的关系如图1所示。 ,对握手信号,数据信号,地址信号进行译码和传输。WISHBONE总线接口模块是整个传输过程的中央控制单元,整个传输的开始就是通过对其内部的控制寄存器进行配置,来产生一系列的操作信号。例如,通过产生SCL为高时,SDA由高变低这样一个配对信号,通知总线上的所有设备开始一次新的数据传输。 ,利用一个计数器来实现,作为字节命令控制器的使能信号,同时它也可用来控制一些slave(从设备)的时钟扩展。当计数器的值为0的时候,就载入预先存储在时钟分频寄存器里面的值prescale,clk将间隔presacle指定时间产生一次高电平,进而控制时钟频率。根据I2C接口结构,,用编程的方式产生