《eda技术与项目训练》试卷05.docx

《eda技术与项目训练》试卷05.docx常州信息职业技术学院 — 学年第 学期电子与电气工程学院 级EDA技术与项目训练课程期末试卷(05卷)请将答案写在答题纸上,在试卷上答题无效。班级 姓名 学号 成绩一、 选择题(每小题2分,共40分)下列选项屮,哪些项在VHDL程序设计文件屮属于可选部分库和实体 、程序包和配置关于VHDL屮实体说明的格式,以卞叙述不正确的是实体说明以“ENTITY实体名1S"开头,以“END实体名”结朿实体说明中包含类属表和端口说明两部分端口说明屮只需要规定端口的模式即可实体名一定要与设计文件同名不符合1987标准VHDL的标识符是a_l_in ,则不能用关系运算符关系运算只用于整数类型的数据关系运算的数据类型必须相同关系运算的数据类型可以不相同布尔表达式Y二AB+<=AANDBORC; <=AAND(BORC)<=AC+C <=AANDB+C& ,IF语句中至少应有1个条件句,条件句必须山哪个表达式构成。 B..,条件信号赋值语句WHEN_ELSE属 语句。 •下面有关块语句的说法不正确的是块语句木身是并行语句,并块内部所包含的语句也是并行语句。块语句的使用不影响逻辑功能。块嵌套时,子块声明与父块声明的对象同名时,父块声明将忽略掉子块声明。块语句将一系列并行描述语句进行组合,目的是改善并行语句及其结构的可读性。下面有WHEN_ELSE语句的说法不正确的是赋值目标必须是信号。不能有重叠的条件分支。选择信号赋值语句与进程中的IF语句等价。需要把表达式的所有可能取值都列举岀来, :Integer=8;ConstantWidth:Integer:=8;VariableWidth:Integer=8;VariableWidth:Integer:=8;VHDL文木编辑中编译时出现如下的报错信息Error: or:signaldeclarationmusthave\\butfoundbegininstead・其错误原因是 。信号声明缺少分号。错将设计文件存入了根目录,并将其设定成工程。设计文件的文件名与实体名不一致。程序中缺少关键词。 ,能将硬件描述语言转换为硬件电路的重要工具软件称为 < + + :signala,b:bit;signaly:bit_vector(ldownto0);下面正确的表达式是:<=a;<=b;<=banda; <=b&a;二、判断题(每小题1分,共10分)元件例化是将预先设计好的设计实体作为一个元件,连接到当前设计实体中一个指定的端口。()在PC上或工作站利用VHDL进行项目设计,不允许在根目录下进行,必须在根目录下为设计建立一个工程冃录(即文件夹)。()程序包是用VHDL语言编写的,。( )结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。( )STD库使用时也必须声明。 ()数组是将相同类型的数据集合在一起所形成的一个新的数据类型。( )变量是个局部量,其赋值是立即生效的。( )进程内定义的是局部量。()条件信号赋值语句允许有条件涵盖不全现象。( )设计准备工作包括系统设计、设计方案论证和器件选择等。( )三、填空题(每空2分,共50分)在下面横线上填上合适的语句,完成简易彩灯控制电路的VHDL设计。说明:该控制电路控制红、绿、黄三个发光管循环发亮。要求红发光管亮2秒,绿发光管亮3秒,黄发光管亮1秒。LIBRARY