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一种流行的时钟电路是采用行波时钟,即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计,行波时钟可以象全局时钟一样地可靠工作。然而,行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移,并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时,使系统的实际速度下降。用计数翻转型触发器构成异步计数器时常采用行波时钟,一个触发器的输出钟控下一个触发器的输入,,这是因为两者需要同样多的宏单元而同步计数器有较快的时钟到输出的时间。图2给出具有全局时钟的同步计数器,它和图1功能相同,用了同样多的逻辑单元实现,却有较快的时钟到输出的时间。几乎所有PLD开发软件都提供多种多样的同步计数器。(这个3位计数器是图1异步计数器的替代电路,它用了同样的3个宏单元,但有更短的时钟到输出的延时)
同步时钟和行波时钟 来自淘豆网www.taodocs.com转载请标明出处.
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