数字逻辑试卷2006下答案(B).doc

数字逻辑设计课程考试题B卷(120分钟)考试形式:闭卷考试日期2007年月日课程成绩构成:平时20分,期中10分,期末70分一二三四五六七八九十合计一、单项选择题,下列每题的四个选项中有一个正确的,请把正确选项的编号填入括号内(每小题2分,共10分)1、,则其原码为(B)。.–、将8421BCD码为01000101的数转换成其十进制描述为(A)。、当描述同步时序逻辑电路时,有6个状态的最简状态图需要(C)个触发器。、=(2)。(1)—5V(2)+5V(3)+10V(4)—10V5、设和是n个变量构成的两个最小项,若,则(A)。、填空题(每小题2分,共10分)1的反函数为。2、函数可能会产生险象,可以通过增加冗余项()的方法消除。3、函数0。4、若,则=1的个数必须为(奇)数。5、()。三、判断题,请在下面正确描述的前面打√,在错误描述前面打×(每小题2分,10分)(×)1、CMOS电路的空闲输入端可以悬空,悬空时相当于逻辑“1”。(√)2、正逻辑假设下的与非门是在负逻辑假设下的或非门。(×)3、在任何情况下,都可以直接将多个三态门的输出端连接到一起。(√)4、8421BCD码具有奇偶特性。(√)5、格雷码的特点是任意二个相邻码组间只有一位变化。四、化简题(每小题5分,共15分)1、用卡诺图化简下列函数为最简与或式 F(A,B,C,D)=∑m(3,5,8,9,10,12)+∑d(0,1,2,13)2、用卡诺图化简下列函数为最简或与式F(A,B,C,D)=(A+D)(B+C)(B+D)3、用代数法化简下列函数为最简与或式 五、判断函数是否会产生险象?在什么情况下产生险象?若可能产生险象,用增加冗余项的方法消除(5分)解:该函数式会产生险象,其在C=0、B=1时产生险象,可增加冗余项消除之。则函数变更为:六、用四选一多路数据选择器实现函数的逻辑功能(10分)。七、由两个JK触发器构成的电路如下图所示,设触发器Q端初始状态均为0,试根据CP画出Q1和Q2的波形。(8分)八、分析如下图所示的同步时序逻辑电路,要求写出方程组、状态转换表、状态图、时序图并用文字说明其逻辑功能。(10分)解:第一个触发器的激励方程:,状态方程:第二个触发器的激励方程:,状态方程:输出方程:由上述方程可得状态转换真值表和状态图:由状态转换图可知:X=0时,电路将状态保持不变;X=1时,电路是一个四进制减法计数器,并且当产生借位时,输出为1,其他情况输出均为0。九、请用JK型触发器设计一个“0110”串行序列检测器(可重叠)。要求:画出原始状态图和状态表,写出输出方程、激励方程,画出电路图。(12分)状态图:状态编码为:S0=00,S1=01,S2=10,S3=11。,可得:,,可得:,十、分析下面的异步脉冲时序逻辑电路,要求写出时钟方程、输出方程、激励方程、状态方程,并画出状态转换表、状态图和时序图,并用文字说明其逻辑功能。(10分),J1=K1=1,K2=1,