2021年组合逻辑课程设计位二进制全加器全减器原创.doc

组合逻辑电路课程设计——4位二进制全加器/全减器作者:学号:课程设计题目要求:使用74LS283组成4位二进制全加/全减器。叙述设计思绪。列出真值表。画出设计逻辑图。用VHDL对所画电路进行仿真。目录摘要 11总电路设计 (full-adder) (full-substracter) 62设计思路 73真值表 84逻辑图与仿真 95软件程序的设计 126结果分析与总结 12摘要加法器是数字系统中产生数和装置。加数和被加数为输入,和数和进位为输出装置为半加器。若加数、被加数和低位进位数为输入,而和数和进位为输出则为全加器。比如:为了节省资源,减法器和硬件乘法器全部能够用加法器来组成。但宽位加法器设计是很耗资源,所以在实际设计和相关饿得设计和开发中需要注意资源利用率和进位速度两方面问题,多位加法器组成关键有两种:并行进位和串行进位。并行进位加法器设有并行进位产生逻辑,运行速度比串行进位快;串行进位是将全加器采取并行级联或菊花链式级联组成多位加法器。加法器也是常见作计算机算术逻辑部件,实施逻辑操作、移位和指令调用。另外还能够用来表示多种数值,如:BCD、加三码,关键加法器是以二进制作运算。本文将采取4位二进制并行加法器作为折中选择,所选加法器为74LS283,74LS283是4位二进制先行进位加法器,它只用了几级逻辑来形成和及进位输出,故由其组成4位二进制全加器;而四位全减器能够用加法器简单改造而来,最终本文采取VHDL对四位全加器/全减器进行仿真。关键字74LS283全加器、四位二进制、迭代电路、并行进位、串行进位、,74LS283芯片引脚图以下图,本文采取先行进位方法,极大地提升了电路运行速度,下面是对4位全加器电路设计具体分析。(full-adder)全加器是针对超出一位操作数相加,必需提供位和位之间进位而设计一个加法器,含有广泛而关键应用。它除了有加数位X和Y,还有来自低位进位Cin和输出S和给高位进位Cout,具体满足下面等式:S=X⊕Y⊕Cin=X∙Y'∙Cin'+X'∙Y∙Cin'+X'∙Y'∙Cin+X∙Y∙CinCout=X∙Y+X∙Cin+Y∙Cin 其中,假如有奇数个1,则S为1;假如输入有2个或2个以上1,则Cout为1。全加器功效表以下:**********逻辑表示式:S=A⊕B⊕Cin=AB'Cin'+A'BCin'+A'B'Cin+ABCinCout=A+BCin+AB实现全加器电路图以下:,每个处理一位。最低有效位进位输入通常置为0,每个全加器进位输出连到高一位全加器进位输入。,必需设法减小或消除因为进位信号逐层传输所消耗时间,于是制成了超前进位加法器。优点:和串行进位加法器相比,(尤其是位数比较大时候)超前进位加法器延迟时间大大缩短了。不过它缺点就是电路比较复杂。=A⊕B⊕Ci-1Cout=AB+Ci-1(A+B)令Gi=AiBi产生进位Pi=Ai+Bi产生传输信号,四位全加器进位链逻辑能够表示为以下:C1=G1+P1C0C2=G2+P2G2+P2P1C0C3=G3+P3G2+P3P2C1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+(full-substracter)全减器有两种结构方法:全减器处理二进制算法一位,其输入位为X(被减数),Y(减数)和Bin(借位输入),其输入位为D(差)和Bout(借位输入),依据二进制减法表,能够写出以下等式:Bout=X'×Y+X'×Bin+Bin这些等式很类似于全加器中等式,但不足为奇。所以我们能够根据全加器结构思绪来结构全加器。依据二进制补码减法运算,X-Y能够经过加法操作来完成,也就是说,能够经过把Y二进制补码加到