VHDL电子时钟的设计.doc

现代电子系统设计 18093203 叶子中北学院现代电子系统设计_ 数字电子钟实验报告姓 名: 叶子班 级: 0932 班学 号: 专 业: 电子信息工程任课教师: 倪小琦完成时间: 2012 年5月 19日现代电子系统设计 18093203 叶子 2 目录第一章数字电子钟功能简介……………………………………………………… 3 第二章数字电子钟原理介绍……………………………………………………… 3 数字电子钟基本原理………………………………………………………… 3 数字电子钟电路组成………………………………………………………… 3 第三章利用 QuartusII 设计数字电子钟………………………………………… 7 按键去抖动模块……………………………………………………………… 7 分频电路模块………………………………………………………………… 9 选择器模块…………………………………………………………………… 13 计数模块……………………………………………………………………… 14 分位电路模块………………………………………………………………… 18 数码管动态显示扫描模块…………………………………………………… 21 数码管动态显示模块………………………………………………………… 22 第四章仿真与实现……………………………………………………………… 25 现代电子系统设计 18093203 叶子 3 第一章数字电子钟功能简介计时功能:这是本计时器设计的基本功能,可进行时、分、秒计时,并显示在 6个七段数码管上。。调时功能:当需要校时, 可通过实验箱上的按键控制,按下对应的按键,可调整对应的时、分状态。第二章数字电子钟原理简介 数字电子钟基本原理数字钟电路的基本结构由两个 60 进制计数器和一个 24 进制计数器组成,分别对秒、分、小时进行计时,当计时到 23时59分59秒时,再来一个计数脉冲, 计数器清零,重新开始计时。秒计数器的计数时钟 CLK 为1Hz 的标准信号,可以由 27MHz 信号通过分频得到。当数字钟处于计时状态时,秒计数器的进位输出信号作为分钟计数器的计数信号, 分钟计数器的进位输出信号又作为小时计数器的计数信号。时、分、秒的计时结果通过 6个数码管来动态显示。数字钟除了能够正常计时外,还应能够对时间进行调整。可通过模式选择信号控制数字钟的工作状态,即控制数字钟,使其分别工作于正常计时,调整分、时和设定分、时状态。当数字钟处于计时状态时,3个计数器允许计数,且秒、分、时计数器的计数时钟信号分别为 CLK ,秒的进位,分的进位;当数字钟处于调整时间状态时, 被调的分或时会一秒一秒地增加。 数字电子钟电路组成本实验数字电子钟的设计电路主要由七个模块组成,分别是:按键去抖动模块、分频电路模块、选择器模块、计数模块、分位电路模块、数码管动态显示扫描模块、数码管动态显示模块。按键去抖动模块如图 2-1 所示现代电子系统设计 18093203 叶子 4 图2-1 分频电路模块如图 2-2 所示图2-2 现代电子系统设计 18093203 叶子 5 选择器模块如图 2-3 所示图2-3 计数模块如图 2-4 所示图2-4 分位电路模块如图 2-5 所示现代电子系统设计 18093203 叶子 6 图2-5 数码管动态显示扫描模块如图 2-6 所示图2-6 数码管动态显示模块如图 2-7 所示图2-7 现代电子系统设计 18093203 叶子 7 电路图整体设计如图 2-8 所示图2-8 第三章利用 QuartusII 设计数字电子钟 按键去抖动模块按键去抖动模块的元件设计如图 3-1 所示图3-1 按键去抖动的 VHDL 语言设计如下: library ieee; use ; use ; 现代电子系统设计 18093203 叶子 8 use ; entity debounce is port (clk:in std_logic; qcin:in std_logic; qcout:out std_logic );end debounce; architecture behave ofbounce is type state is(S0,S1,S2); signal current: state; Begin process(clk,qin) begin if(clk'event and clk ='1') then case current is when