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闩锁效应〔latch up〕
闩锁效应〔latch up〕是CMOS必须注意的现象，latch我认为解释为回路更适宜，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实er，在wafer根底上做EPI工艺出来的wafer就是EPI wafer)。当这层EPI layer够薄的时候，pnp的载流子就不想去npn了，而是跑到更舒服的heavy doped substrate，因为heavy doped底材的浓度比P－sub的掺杂浓度高多了。如
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图6很明显，EPI layer越薄越好，如图7，3um的EPI layer，trigger current〔引发latch up的电流)最大,最不容易发生latch up但是不能太薄，不然底材的离子就扩散到EPI layer里面，造成离子浓度改变。这是用EPI wafer的原因，EPI wafer缺点只有一个：贵！
外延(Epitaxy, 简称Epi)工艺是指在单晶衬底上生长一层跟衬底具有一样晶格排列的单晶材料，外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si 或SiC/Si等)；
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Guard ring。在N＋和P＋的旁边加一个guard band，相当于保险，如图8。大家看图9，应该会明白为什么Guard ring能防止latch up，与EPI是类似的道理。
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Design rule。这个很简单，在design的时候，会规定P＋，N＋的距离，guard ring离P＋，N＋的距离等等。
最后一个问题是，这么多解决方法，到底用哪一个？答案还是很简单，只要你有钱，能一起用就一起用。
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latch up〔闩锁反响〕 &nv8m
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Cr np%p6?}半导体技术天地[Semiconductor Technology World]l&yS!M#E!x*y我们无可逃避，只能坚强应对。首先来看一下latch up时拍到的照片 ^MnD$Z{4R芯片,设计,版图,晶圆制造,工艺,制程,封装,测试,wafer,chip,ic,design,fabrication,process,layout,package,test,FA,RA,QA7BBrRb^d)E放大后的照片 芯片,设计,版图,芯片制造,工艺,制程,封装,测试,wafer,chip,ic,process,layout,package,FA,QAb[ZPu:z&}A红点局部就是发生latch up的位置，latch up可谓芯片杀手，通过循环放大 最终将芯片烧毁。我不想告诉大家latch up有多可怕，但有一点是应该知道的 芯片,设计,版图,芯片制造,工艺,制程,封装,测试,wafer,chip,ic,process,layout,package,FA,QA$z