数字锁相频率合成器实验报告.doc

课程设计实验报告课程名称: 电子系统设计题目名称: 数字锁相频率合成器学生学院: 信息工程学院专业班级: 学号: 学生姓名: 指导教师: 2014 年 05月 31日一、课程任务 1、根据锁相环原理,确定电路形式,画出电路图; 2、计算电路元件参数,正确选取元器件,利用 Proteus 软件进行仿真; 3、画出原理图、 PCB 图; 4、制作电路板,组装、焊接电路; 5、调试、测试电路功能,撰写课程设计报告。二、课程目的 1 、能够在设计中综合运用所学知识解决实际问题。 3 、初步掌握工程设计的一般方法,具备一定的工程设计能力。 4 .培养独立思考和独立解决问题的能力,培养科学精神和严谨的工作作风。三、实验原理频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线性运算,产生具有同样稳定度和精确度的大量离散频率的过程。用锁相环迫使压控振荡器(VCO) 的频率锁定在高稳定的参考频率上,从而获得多个稳定频率, 故又称锁相式频率合成。数字锁相式频率合成器的基本形式是由压控振荡器、鉴相器、可变分频器和环路滤波器组成。压控振荡器的输出信号经可变分频器分频后在鉴相器内与参考信号比相。当压控振荡器发生频率漂移时, 鉴相器输出的控制电压也随之变化, 从而使压控振荡器频率始终锁定在 N 倍的参考频率上,改变可变分频器的分频比,便可改变频率合成器的输出频率。四、设计指标 1 利用锁相环设计的频率合成器: 2 要求:输入频率 fi=100 Hz ; 3 输出频率 fO=100Hz ~ KHz ; 4 倍频系数:N=1 ~ 999 五、实验测试要求 1 .测 VCO 曲线,即压控振荡器曲线; 2 .测 VCO 中心频率 f0; 3 .求 VCO 增益: K= Δ f/ΔV; 4 .测锁相环锁定范围: fL~ fH ; 5 .求频率合成器的阶数。六、 Protues 仿真七、模块电路图(1) CD4046 锁相环模块(2) 分频器模块(3) 555 波形发生模块(4) 电源及电路保护模块八、设计过程(1) 系统框架(2) 振荡源设计 555 定时器成本低, 性能可靠, 只需要外接几个电阻、电容, 就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。(3)N 分频的设计单片 CD4522 频率合成器构成 1-9kHz 变化。 CD4522 是可预置数的二一十进制 1/N 减计数器。其引脚见附录。其中 D1-D4 是预置端, Q1— Q4 是计数器输出端,其余控制端的功能如下: PE(3) =1 时, D1— D4 值置进计数器 EN(4) =0 ,且 CP(6 )时,计数器( Q1— Q4)减计数; CF( 13) =1 且计数器( Q1— Q4 )减到 0 时, QC(12)=1 Cr(10)=1 时,计数器清零。单片 4522 分频器,拨盘开关为 BCD 码开关,如当数据窗口显示 3 时则 A和1,2 相连;当显示 5 时,则 A和 14 相连,其余类推。 4个 100K 电阻用来保证当拨盘开关为某脚不和A 相连,也就是悬空时,为低电平。工作过程是这样的:设拨盘开关拨到 N ,当某时刻 PE(3) =1, 则N 置到 IC 内的计数器中,下一个 CP 来时,计数器减计数变为 N-1 , ……,一直到第 N 个 CP 来时,计数器为 0 。这时由于 CF( 13) =1 ,所以 QC( 12) =1 ,也即 PE(3) =1又恢复到开始状态, 开始一个新的循环。很显然, 每来个 N个 CP, QC( 12) 就会出现一个高电平,也就是 QC( 12 )应是 CP的N 分频信号。组成 1- 9KHz 频率合成器用三片 4522 组成 1 —— 999HHZ 频率合成器如下图,最终应做到拨盘开关的数值是多少, VCO 输出信号的频率就是多少 KHz 。(4) 锁相环参数设计本设计中,M 固定,N 可变。基准频率 f’1 定为 100Hz , 改变 N值,使 N=1~999 , 则可产生 f2=100Hz — 的频率范围。锁相环锁存范围: fmax=1M~ fmin=100~1KHz 则 fmax/fmin=1K~11K 使用相位比较器 PC2 1 )若 R2 ≠∞,则由 fmax/fmin=1K-11K 由右图大概确定 R2/R1 的值约为( 1-10 )K 选定 R1=10K Ω, 可得 R2= ( 100-500 )KΩ。选定 Vdd=5-10v, 参照右图与 fmin=100~1kHz 可求出 8 C1=2*10-4uF 2 ) 若 R2= ∞, 由 fo=fmax/2=500KHz, 参照图 5 并选定