基于FPGA双RAM乒乓操作的数据存储系统的研究-图文(精).doc

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1乒乓操作原理
乒乓操作口棚是种经常应用于数据流控制的处理方法。图l是它的
典型操作示意图。
乒乓操作的处理流程为:输人数据流通过“输入数据选择单元”将

(DPRAM或单r】RAM,FIFO等。在第一个周期,将输入的数据流缓存
到。数据暂存单元1”:在第2个周期,通过“输人数据选择单元”的切
换,将输入的数据流缓存到“数据暂存单元2”,同时将“数据暂存单元
1”缓存的第1个周期数据通过“输出数据选择单元”的选择。输送到
“数据处理单元”即上位机凄走进行处理;在第3个缓冲周期通过“输
人数据选择单元”的再次切换,将输入的数据流缓存到“数据暂存单元
1”,同时将“数据暂存单元2”缓存的第2个周期的数据通过“输出数
据选择单元”切换,输送到“数据处理单元”进行运算处理。如此循环。
输入输出数
数据据
数据刊l(D骱PRA甑M1}
选择选择处
单元单元理
堕
2选l
I数篙DPA单M亍2
P一
2选l了E图1典型乒乓操作操作示意图
乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换,将经过缓冲的数据流不断输送到“数据流运算处理模块”进行运算与处理。将乒乓操作模块作为一个整体,通过观察此模块两端的数据,发现输入数据流和输出数据流都是连续不断的,因此非常适合对数据流进行流水线式处理。。本文采用这种方法是为了实现采样后的数据能被较连续地输送人上位机进行处理,显示波形等。
2FPGA仞化双口RAM
Xilinx公司为相应的FPGA器件提供了很多的IP核,可根据需要调用来直接使用。。
componentdpram
port(
addra:INstd_logie_VECTOR(1ldownto0;
addrb:INstd_logic—VECTOR(1ldowntoo;
clka:INstd_logic;
cikb:INstd_logie;
dina:INstd—logic_VECTOR(13downtoo;
dinb:INstd_logic—VECTOR(I3downtoo;
doutb:OUTstd—logic_VECTOR(13downtoo;
erla:INstd_logic;
enb:INstd_logic;
w能:INstd_logie;
web:INstd—logic;
endcomponent;
双端¨RAM两个端口完全独立,支持宽度1到256bit,深度2到IM字的数据。双端口RAM由两套地址线、。本文双端口RAM一端连接AD芯片的数据输出端,另一端通过PCI9054与L位机CPU交换数据。A端口配置为只写模式,AD芯片准换输ffj的数据由其写入。B端订配置为读写模式,可以方便验证出读出数据的正确性。同时每个端口都具有使能和读写管脚。。dina和dinb是A、,ella和errb是A、B端口的使能信号,wea和web是A、B端u的读写信号。
3逻辑实现
数据2选l单元选择切换两块RAM的地址线、读写线以及使能线。对于单块双端nRAM,A端¨输入数据时,地址线即为计数器产生的连续地址,输入数据就是AD芯片转换后的数宁信号。计数器记到数据写满RAM空间时,停止计数。此时等待CPU读取,此时另外一块RAM正在输出数据。CPu通过其B端【J读出数据。伞部完成后再进行轮换。^M内数据
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(b实际采样敷据波形田
圈2仿真与实际采样数据波形图
数据流进行无缝传输时,在理想的乒乓读写时序下,此时RAM为非读即写状态。读写切换控制信号较简单,但是采样率为20MHz以及系统总线为CPCI情况下,CPU读取数据的时间远小于FPGA内部双口RAM写入相同数据的时间。于是可能导致以下情况:A端口输人数
据后,CPU读取另外一RAM数据还未完成,即出现等n:转第96页
基于FPGA双RAM乒乓操作的数据存储系统的研究
作者:钱黄生,夏忠珍
作者单位:钱黄生(中国电子科技集团公司第四十一研究所,山东,青岛,266555,夏忠珍(南京立汉化学有限公司,江苏,南京,211102
刊名:
科技信息
英文刊名:SCIENCE&TECHNOLOGYINFORMATION
年,卷(期:2010(21
参考文献(4条
,2006,
2.
-ⅡProandVirtex-Ⅱ.
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