CADENCE的PCB设计.doc

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(ALLEGRO的使用)
一、ALLEGRO的基本设计步骤1、设计准备
2、网表文件的调入
3、布局准备及布局
4、阻抗计算和控制
5、PCB布线
6、覆铜处理
7、GLOSS功能
8、字符调整等
9、设计检查
10、光绘输出
11、光绘检查
二、设计准备
原理图设计并输出网表后,从projectmanager点击LAYOUT进入Allegro的CADENCE的PCB设计。
图1:ProjectManager界面
MenuBar
IconRibbon
Control
Panel
DesignWindow
StatusWindowConsole
Window
1(面设置
为了能够快捷地操作,应该有效地设置工具条。推荐的设置如图6:
图6:推荐的工具条设置
在Allegro的数据库中,所有元素都有一个类属性(CLASS)或子类属性(SUBCLASS)例如,在TOP层的一根连线,它的类属性就是Etch,子类属性就是Top。Etch类在电路板每一层都有子类属性。相似的类构成组(GROUP)例如,Etch、Pin、Via、DRC等都属于Stack-up如下图:
通过控制面板的Visibility标签,可以改变Etch、Pin。Via、和DRC的各个子类。
另外还可以选择Display-Color/Visibility或单击按钮来确定所有组中各类和各个子类的颜色,如下图:
Selecacolor
Allegro按照项目的属性分为7个Group。看图常用以下4个Group:
Geometry--器件外型的显示及丝印等
Manufacturing--测试点标识(Probe-Bottom),孔径标识(Ncdrill-Figure),
孔径表(Ncdrill-Legend)等等
Stack-up--电路层、焊盘、过孔等等
Component--器件位号的显示及丝印等
2(屏幕操作
图形的缩放用以下图标:
系统定义功能键:
F9--缩小
F10--放大
滑屏操作:
三键鼠标:按住中键,拖动鼠标。
双键鼠标:同时按住SHIFT和右键,拖动鼠标。
点鼠标右键,可分别选Done、Oops、Cancel,完成操作、取消上一步操作、取消全部操作。
ALLEGRO用户界面主要包括下拉菜单栏(MenuBar)、图表栏
(IconRibbon)、设计窗口(DesignWindows)、命令窗口(Condole
Window)、状态窗口(StatusWindow)和控制面板(ControlPanel):
下拉菜单栏:提供了所有编辑命令
图表栏:图示Allegro的常用命令
设计窗口:设计区域
命令窗口:显示信息及输入命令
状态窗口:提示现行命令及鼠标所在的X,Y坐标。该坐标值
随鼠标的移动而改变。状态窗口还有一个Stop按钮,
它可以停止现行命令的运行。
控制面板:一般在用户界面的最右端,如图2所示:
其中,控制按板包括三个按钮:Option、Find及
Visibility,,还有一全局视窗,位于下方。为提供
更大的设计空间,Allegro的控制面板允许用户根
据方便移动到屏幕任何位置,方法是:选择
View-customization,就会出现如下图3所示窗口,
可以根据设计者需要选择任何一种方式。
还可以通过ZOOM菜单放大缩小设计的局部或整体,或是按F10放
大F11缩小,也可以用PAN命令来拖拉设计方法是:按住三键鼠标
的中间或Shift+右键然后拖动鼠标。
如果要查看某个元件的信息,可以通过下拉菜单Display-Element或是点击图标。
如果想打开、新建或保存文件,可以点击图标
图4如果需要帮助,可以点击图标
等等…
3(快捷键:F1help;SF1:addconnect;
F2done;SF2:grid;
F3oops;SF3:highlightpick;
F4cance;SF4:dehighlightALL;
F5showelement;SF5:redisplay;
F6propertynets;SF6:slide;
F7editvertes;SF7:move;
F8propertyrefdes;SF8:(available);
F9windowIN;SF9:writetemp
F10放大;
F11缩小;
4(库路径的设置
从ALLEGRO中选择setup—preferences—design_paths(也可从projectmanager中的setup
进入)ALLEGRO需要设置padpath焊盘库和psmpath器件库
点击padpath后面的按钮进入
钩上expand选项,点击新建插入按钮,新加一条库的路径,指到相应的焊盘库路径如上图所示的:g:\ztelib\allegrolib\zte_pads\路径。
同样的方法设置psmpath器件库路径到指定的库路径。
如果不设置库路径则CADENCE缺省的路径是CADENCE安装库路径和当前PCB所在的physical目录。
三、网表调入:
首先打开所设计PCB的模板,在模板的基础上调网表,模板就是以结构图为根据,有外
形,和结构相关位置固定的器件封装,禁布区和布线区等组成的*.brd文件。
1(从Concept-HDL调入
在ALLEGRO中选择file-import-logic
出现网表输入对话框,选择CADENCE窗口,other窗口是用来从第三方网表的调入。
如选项处如下图所选,注意importdirectory内要选择为项目下的worklib目录下的
packaged目录,因为这个目录是存放网表的路径。
如果网表正确且所有元件都已建库,这时器件和网络都已调入。若调入时出错,则错误
,查看该文件内容可用File?Viewlog,检查网表不能
调入的原因。出现最多的错误提示为“Can'tfinddevicefileForXX",即元
件“XX”没有建库。
2(第三方网表的调入
Allegro除了转换自身的原理图信息到PCB设计环境外,还可调入其他EDA软件产生的网表文件(Telesis格式),但须有所调网表的器件描述文件(DeviceFile)。1)Telesis格式网表文件的基本结构
Telesis格式网表文件的基本结构分为两部分:元件封装描述及网络描述,分别以关键字$PACKAGES和$NETS作为开始标志,文件结束标识为$END。
?、元件封装描述格式为:
[PackageName]~DeviceType[!value[tolerance]];refdes...
其中,方括号里的内容为可选项
packageName------元件库文件名()
DeviceType------元件的器件描述文件名()
refdes代表设计名称如U1,U2,R1,C20等,同种封装的器件可以放在一
行且彼此以空格分开,一行写不完时本行以“,”作为续行符号,剩
余的refdes写在下一行。每行不多于78个字符。