课程设计-基于verilog语言编程的数字秒表设计.doc

数字秒表设计
系别:电子通信工程系
专业:电子信息工程
班级:
学号:
姓名:
数字秒表(基于verilong语言编程)课程设计
一、设计要求
用verilong语言编写程序,结合实际电路,设计一个4位LED数码显示“秒表”,~,每秒自动减一,。另设计一个“开始”按键和一个“复位”按键。再增加一个“暂停”按键。
按键说明:按“开始”按键,开始计数,;按“复位”按键,系统复位,;按“暂停”按键,系统暂停计数,数码管显示当时的计数。
二、设计目的
1、通过本次课程设计加深对verilong语言课程的全面认识、复习和掌握,对EPM7064芯片的应用达到进一步的了解。
2、掌握定时器、外部中断的设置和编程原理。
3、通过此次课程设计能够将软硬件结合起来,对程序进行编辑,调试。使其能够通过电脑下载到芯片,正常工作。
4、实际操作Quartus II软件,复习巩固以前所学知识。

三、总体设计
本秒表系统具有复位、暂停、秒表计时等功能。 clk为系统工作时钟,采用Altera DE2上的50M时钟信号,,再经过计数器,分别对秒表的百分位、十分位、秒、秒十位、分、分十位进行计数。onoff为启动/暂停控制信号,当它为0时,启动计时,当它为1时,计时暂停。clr为复位信号,当该信号有效时,计数器和译码清零,此时数码管显示输出为00:00:00。在总体电路图中,根据设计要求,需要两个输入控制信号onoff和clr。由于开发板上除了拨动开关就是瞬时的按键开关,且按键开关平时都呈高电平,按一下为低电平。故在实际测试时采用了拨动开关SW0来控制秒表的启动/暂停,通过KEY0来控制秒表的清零。
四、设计思路描述
该实验要求进行计时并在数码管上显示时间,通过相关软件Quartus II编译,利用JTAG下载电路到核心芯片,驱动硬件工作。Altera_EPM7064(84PIN)有四个引脚GCLK1(83脚),GCLRn(1脚),OE1(84脚),OE2(2脚)。GCLK1是全局时钟,GCLRn(1脚是全局清零,OE1(84脚),OE2(2脚)是全局使能实现“开始”按键的功能;实现“清零(复位)”按键的功能;做为时钟信号CLK输入的入口地址。可将开关设计与此,其优势在在于到达延迟时间相等。其中“开始”按键当开关由1拨向0(由上向下拨)时开始计时;“清零(复位)”按键当开关由1拨向0(由上向下拨)时数码管清零(复位),此时若再拨“开始”按键则又可重新开始计时。
电源部分需要并联四个电容,以达到滤波作用,获得实验所需的电压;
利用三极管分别连接LED数码管和EPM7064,起到放大(电流)作用;
本实验时钟信号的产生有晶振直接提供,同时由编写的子程序决定输出频率;
芯片所需程序由计算机编译,采用Quartus II软件,编译调试无误后,进行下载;
5) IDI、TMS、TCK、TDO是JTAG的标准线。用来实现连接芯片,实现下载功能。
五、原理图
跟据数字秒表的原理图如图一所示,为设计项目选定CyclongII系列中的EP2C35F672C6器件,锁定顶层设计中各端口所对应的引脚号,并编