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文档列表 文档介绍

实验报告
课程名称数字逻辑实验名称实验二组合逻辑电路设计

实验日期 2012 年 5 月 12 日成绩指导教师
实验目的
;
HDL设计组合逻辑电路的方法。
。
实验原理
,完成实验内容:要求的电路设计,画出电路图。或复****使用数据选择器实现组合逻辑电路的方法,完成实验内容:要求的电路设计,画出电路图。
HDL对常用组合逻辑电路的建模方法,完成实验内容:要求的电路设计,写出实现代码。
II的开发、仿真流程。
实验环境
实验内容与步骤(可提供屏幕抓图)
一位全减器的设计
真值表:
A
B
C1
F
C2
0
0
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0
0
1
1
0
0
0
1
1
1
1
1
逻辑表达式:
Block Diagram/Schematic File:
4人投票表决器的设计
真值表:
D3
D2
D1
D0
F
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0
0
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0
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0
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0
1
1
1
1
1
1
Verilog HDL File:
module text4(D,n_en,F);
input [3:0]D;
input n_en;
output F;
reg F;
always@(D or n_en)
begin
if(!n_en)

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