VHDL程序练习题(含答案).docx

VHDL程序填空题(一)在下面横线上填上合适的 VHDL关键词,完成 2选1多路选择器的设计。LIBRARYIEEE;;1 MUX21 ISPORT(SEL:INSTD_LOGIC;A,B:INSTD_LOGIC;OUTSTD_LOGIC);ENDMUX21;2BHVOFMUX21ISBEGINQ<=AWHENSEL=?1? ELSE B;ENDBHV;(二)在下面横线上填上合适的语句,完成 BCD-7段LIBRARYIEEE;;ENTITYBCD_7SEGISLED显示译码器的设计。ENDBCD_7SEG;ARCHITECTUREBEHAVIOROFBCD_7SEGISBEGINPROCESS(BCD_LED)3IFBCD_LED="0000"THENLEDSEG<="0111111";ELSIFBCD_LED="0001"THENLEDSEG<="0000110";ELSIFBCD_LED="0010"THENLEDSEG<=4;ELSIFBCD_LED="0011"THENLEDSEG<="1001111";ELSIFBCD_LED="0100"THENLEDSEG<="1100110";ELSIFBCD_LED="0101"THENLEDSEG<="1101101";ELSIFBCD_LED="0110"THENLEDSEG<="1111101";ELSIFBCD_LED="0111"THENLEDSEG<="0000111";ELSIFBCD_LED="1000"THENLEDSEG<="1111111";ELSIFBCD_LED="1001"THENLEDSEG<="1101111";ELSELEDSEG<= 5 ;ENDIF;ENDPROCESS;ENDBEHAVIOR;(三)在下面横线上填上合适的语句,完成数据选择器的设计。LIBRARYIEEE;;ENTITYMUX16ISPORT(D0,D1,D2,D3:INSTD_LOGIC_VECTOR(15DOWNTO0);SEL: INSTD_LOGIC_VECTOR( 6 DOWNTO0);OUTSTD_LOGIC_VECTOR(15DOWNTO0));END;ARCHITECTUREONEOFMUX16ISBEGINWITH7SELECTY<=D0WHEN"00",D1WHEN"01",D2WHEN"10",D3WHEN8;END;(四)在下面横线上填上合适的语句,完成JK触发器的设计。说明:设计一个异步复位/置位JK触发器,其真值表如下:INPUTOUTPUTPSETCLRCLKJKQ01XXX110XXX000XXX不定11上升沿01011上升沿10111上升沿11翻转11上升沿00保持LIBRARYIEEE;;ENTITYJKFF1ISPORT(PSET,CLR,CLK,J,K :IN STD_LOGIC;Q :OUTSTD_LOGIC);ENDJKFF1;ARCHITECTUREMAXPLDOFJKFF1ISSIGNALTEMP:STD_LOGIC;BEGINPROCESS(PSET,CLR,CLK)BEGINIF(PSET='0'ANDCLR='1')THENTEMP<='1';ELSIF(PSET='1'ANDCLR='0')THENTEMP<='0';ELSIF(PSET='0'ANDCLR='0')THENNULL;(CLK'EVENTANDCLK='1')THEN(J='0'ANDK='0')THENTEMP<=TEMP;ELSIF(J='0'ANDK='1')THENTEMP<='0';ELSIF(J='1'ANDK='0')THENTEMP<='1';ELSIF(J='1'ANDK='1')THENTEMP<= 11 ;ENDIF;ENDIF;ENDPROCESS;Q<=TEMP;END;(五)在下面横线上填上合适的语句,完成计数器的设计。说明:设电路的控制端均为高电平有效,时钟端 CLK,电路的预置数据输入端为 4位D,计数输出端也为 4位Q,带同步始能 EN、异步复位CLR和预置控制 LD的六进制减法计数器。LIBRARYIEEE;;;;T6ISPORT(EN,CLR,LD,CLK:INSTD_LOGIC;INSTD_LOGIC_VECTOR(3DOWNTO0);