VHDL程序练习题(含答案).doc

USE ; ENTITY MUX16 IS PORT( D0, D1, D2, D3: IN STD_LOGIC_VECTOR(15 DOWNTO 0); SEL: IN STD_LOGIC_VECTOR( 6 DOWNTO 0); Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END; ARCHITECTURE ONE OF MUX16 IS BEGIN WITH 7 SELECT Y <= D0 WHEN "00", D1 WHEN "01", D2 WHEN "10", D3 WHEN 8; END; (四) 在下面横线上填上合适的语句,完成 JK 触发器的设计。说明:设计一个异步复位/ 置位 JK 触发器,其真值表如下: LIBRARY IEEE; USE ; ENTITY JKFF1 IS PORT (PSET,CLR,CLK,J,K : IN STD_LOGIC; Q: OUT STD_LOGIC); END JKFF1; ARCHITECTURE MAXPLD OF JKFF1 IS SIGNAL TEMP:STD_LOGIC; BEGIN PROCESS(PSET,CLR,CLK) BEGIN IF (PSET='0'AND CLR='1' ) THEN TEMP<='1'; ELSIF (PSET='1'AND CLR='0' ) THEN TEMP<='0'; ELSIF (PSET='0'AND CLR='0' ) THEN NULL; 9 (CLK'EVENT AND CLK='1') THEN 10 (J='0' AND K='0') THEN TEMP<=TEMP; INPUT OUTPUT PSET CLR CLK JKQ 01XXX1 10XXX0 00XXX 不定 11 上升沿 010 11 上升沿 101 11 上升沿 11 翻转 11 上升沿 00 T<="00"; CK<= 26; T<= 27; END IF; END IF; CLKOUT<=CK; END PROCESS; END; (九) 在下面横线上填上合适的语句,完成 60 进制减计数器的设计。 LIBRARY IEEE; USE ; USE ; ENTITY COUNT IS PORT(CLK: IN STD_LOGIC; H,L: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END COUNT; ARCHITECTURE BHV OF COUNT IS BEGIN PROCESS(CLK) VARIABLE HH,LL: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLK'EVENT AND CLK='1' THEN IF LL=0 AND HH=0 THEN HH:="0101"; LL:="1001"; ELSIF LL=0 THEN LL:= 28; HH:= 29; ELSE LL:= 30; END IF; END IF; H<=HH; L<=LL; END PROCESS; END BHV; (十) 在下面横线上填上合适的语句,完成 4-2 优先编码器的设计。