Vivado 设计流程指导手册 (含安装流程与仿真).pdf

Vivado设计流程手册Vivado设计流程指导手册——-projectMode两种模式,一般简单设计中,我们常用的是ProjectMode。在本手册中,我们将以一个简单的实验案例,一步一步的完成Vivado的整个设计流程。一、新建工程1、,可通过桌面快捷方式或开始菜单中XilinxDesignTools->,开启后,软件如下所示:2、单击上述界面中CreateNewProject图标,弹出新建工程向导,点击Next。1/34Vivado设计流程手册3、输入工程名称、选择工程存储路径,并勾选Createprojectsubdirectory选项,为工程在指定存储路径下建立独立的文件夹。设置完成后,点击Next。注意:工程名称和存储路径中不能出现中文和空格,建议工程名称以字母、数字、下划线来组成。4、选择RTLProject一项,并勾选Donotspecifysourcesatthistime,勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next。5、根据使用的FPGA开发平台,选择对应的FPGA目标器件。(在本手册中,2/34Vivado设计流程手册发板KC705为例,Nexys4开发板请选择Artix-7XC7A100TCSG324-2的器件,即Family和Subfamily均为Artix-7,封装形式(Package)为CSG324,速度等级(Speedgrade)为-1,温度等级(TempGrade)为C)。点击Next。6、确认相关信息与设计所用的的FPGA器件信息是否一致,一致请点击Finish,不一致,请返回上一步修改。7、得到如下的空白Vivado工程界面,完成空白工程新建。3/34Vivado设计流程手册二、设计文件输入1、如下图所示,点击FlowNavigator下的ProjectManager->AddSources或中间Sources中的对话框打开设计文件导入添加对话框。2、选择第二项AddorCreateDesignSources,用来添加或新建Verilog或VHDL源文件,点击Next。4/34Vivado设计流程手册3、如果有现有的V/VHD文件,可以通过AddFiles一项添加。在这里,我们要新建文件,所以选择CreateFile一项。4、在CreateSourceFile中输入FileName,点击OK。注:名称中不可出现中文和空格。5/34Vivado设计流程手册5、点击Finish。6、在弹出的DefineModule中的I/OPortDefinition,输入设计模块所需的端口,并设置端口防线,如果端口为总线型,勾选Bus选项,并通过MSB和LSB确定总线宽度。完成后点击OK。6/34Vivado设计流程手册7、新建的设计文件()即存在于Sources中的DesignSources中。双击打开该文件,输入相应的设计代码。`timescale1ns/1psmoduleflowing_light(7/34Vivado设计流程手册inputclk,inputrst,output[3:0]led);reg[23:t_reg;reg[3:0]light_reg;always@(posedgeclk)beginif(t_reg<=0;t_reg<=cnt_reg+1;endalways@(posedgeclk)beginif(rst)light_reg<=4'b0001;t_reg==24'hffffff)beginif(light_reg==4'b1000)light_reg<=4'b0001;elselight_reg<=light_reg<<1;endendassignled=light_reg;endmodule8、添加约束文件,有两种方法可以添加约束文件,一是可利用Vivado中IOplanning功能,二是可以直接新建XDC的约束文件,手动输入约束命令。a、先来看第一种方法,利用IOplanning。、点击FlowNavigator中Synthesis中的RunSynthesis,先对工程进行综合。8/、综合完成之后,选择OpenSynthesizedDesign,打开综合结果。9/、此时应看到如下界面,如果没出现如下界面,在图示位置的layout中选择IOplanning一项。、在右下方的选项卡中切换到I/Oports一栏,并在对应的信号后,输入对应的FPGA管脚标号(或将信号拖拽到右