基于SOC架构的可测试性设计策略的研究.pdf

浙江大学
硕士学位论文
基于SOC架构的可测试性设计策略的研究
姓名:倪怡芳
申请学位级别:硕士
专业:电路与系统
指导教师:竺红卫
20070515
摘要低承酒纳杓泼媪僮胖疃嗵粽剑渲胁馐愿从梦侍饩褪欠浅<值奶战之一,甚至已经称为⒄沟钠烤薄R虼嗽谏杓平锥慰悸遣馐晕侍庖丫晌杓频谋鼐贰1疚拇覵的可测试性设计出发,主要研究了基于口核的系统芯片幕静馐越峁梗⒋佣圆馐曰罚馐苑梦驶粕杓埔约安馐缘度问题三个方面进行分析和研究。在酒校龊吮磺度氲叫酒凶魑P酒囊徊糠郑蚨薹ù有酒引脚直接访问到职核的输入输出端口,必须要为口核提供响应的测试访问通道。凭褪窃诓馐栽春筒馐运拗涮峁┱庋耐ǖ溃翰馐曰吩蚴翘峁┮桓鰉和与浦涞慕缑妫梢蕴峁┒嘀植僮髂J剑徊馐缘鞫仁且桓鋈范⊿中各口核测试开始与结束的时间过程。本文详细介绍了馐曰返氖迪忠约跋喙乇曜嫉淖饔谩N闹谢狗治了用于将测试数据加载到口核端口的测试访问机制的工作原理以及相关技术。主要分析了当前应用最为广泛的采用基于测试总线的呗缘脑恚⒍愿髦测试访问机制的优缺点进行了分析。在此基础上提出了一种通过匹配扫描链工作频率与测试仪工作频率从而有效利用测试仪高频引脚的虚拟峁梗梢杂效减少单个馐允蔽剩档托酒牟馐猿杀尽U庵中槟釺结构是通过添加串入并出以及并入串出寄存器有效增加用于测试内核的内部测试总线宽度以及提高测试的并行性,是以电路的硬件开销为代价换来的。在酒星度氲目诤耸吭嚼丛蕉嗟慕裉欤捎昧撕侠淼腡机制的同时,还需要进行呕约安馐缘鞫取优化及测试调度是一个典型的完全问题,本文讨论了测试调度的整数线性规划模型以及矩形装箱算法,并给出了一种能对矶冉洗笫庇行У玫讲馐缘鞫冉峁幕诶窭嗜障凳测试调度算法,进一步优化疲】赡芗跎賁总测试时间,降低测试成本。关键词:馐越峁共馐苑梦驶撇馐允奔
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第滦髀系统芯片母拍随着集成电路生产工艺的发展,芯片中晶体管的数目一直在按照摩尔定律呈指数形式增长,即每个月晶体管数目增加一倍,芯片的集成规模不断增大【。由美国氲继宸⒄辜际豕婊给出的在进入深亚微米阶段后在特征尺寸、工作电压等方面的发展趋势可知,目前主流的特征尺寸为,到年期间的特征尺寸将达到,即在椒嚼迕椎拿婊辖ǹ梢约亿个以上的晶体管,同时单片芯片上可集成的功能单元不断增加,目前已经可以把系统完整集成在单一芯片上,即低承酒迪。随着集成电路规模的增大,复杂度的提高,测试生成的费用成指数增长,测试开销在电路和系统总开销中所占的比例不断上升,因此在集成电路芯片设计阶段,就需要考虑到测试问题,进行可测试性设计例。这是今后集成电路设计的发目前,集成电路的测试技术、设计技术与制造技术已经并称为集成电路的三大关键技术。如何在最大可能节约成本的情况下保证芯片的高可靠性就是可测试可测性设计的目的,不仅仅是测试矢量的自动生成和故障覆盖率的提高,也不仅仅是为了某种类型测试设备的需要,其意义在于它以尽可能小的代价获得尽可能高的测试质量。酒牟馐杂氲スδ苄酒牟馐阅康氖窍嗤模际俏A思觳獬鲇兄圃故障的芯片。对设计人员和铡试人员所提出的挑战是尽量用少的测试成本达到高的测试覆盖率。另一方面,趋于线性的管脚增长速度使得测试的难度越来越大,牟馐苑椒ㄒ丫晌2馐粤煊蛑械闹匾N侍狻1菊轮饕7治鯯芯片的概念,以及其测试所面临的主要挑战。侵腹┯ι烫峁┏S没蛲ㄓ玫缏返暮耍葾设计者进行系统级电路的设计。这种单芯片系统可以集成了、存储器核、、疍和疉转换器等模块【】。慕峁谷缤所示。低承酒话憔哂腥缦绿卣鳎酒且桓隹梢允迪指丛庸δ艿超大规模集成电路】:布缏芬话憔哂幸桓龌蛘叨喔鑫⒋砥鳌⑽展方向。性设计最关注的问题。所谓的浙江大学硕士论文
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