分频器实验报告.docx

洛阳理工学院实验报告
系部　
计算机与信息工程系
班级
05
学号
B09０50508
姓名
王卫云
课程名称
ＰLD原理与应用
实验日期
11。12
实验名称
分频器的设计
成绩
实验目的:
1、学****利用VHDL完成分频器的设计
2、在ＱＵAＲTＵＳⅡ开发环境下用VHDL文本语言编译仿真出任意偶次，奇次，半整数分频器。
实验条件：
装有QUARTＵSⅡ软件的电脑
实验内容与步骤:
一、实验内容：
学****VHDL文本输入设计流程，包括设计、输入、综合、适配、仿真测试和编程下载,并且在QUARTUSⅡ开发环境下用ＶHＤL文本语言编译仿真出任意偶次,奇次,半整数分频器观察并记录其仿真波形 . 　 　 　　　 　 　 　　
二、实验步骤：
奇数分频器的编译与仿真：
1：建立工作苦文件夹和编译设计文件。
新建一个文件夹。首先利用Wiｎdows资源管理器,在EＤA默认的工作库（woｒｋ）中新建一个文件夹命名ｃnｔ１0.
输入源程序。打开QUARTＵSⅡ，选择命令。在新建窗口中的Dｅsigｎ
Fｉle栏选择编译文件的语言类型即VHDL Ｆile选项。然后再ＶHDL文本编译窗口输入奇数分频器的程序:
libraｒy ieee;
usｅ　iｅee．;
use ｉｅee。stｄ_ｌoｇｉc_uｎsigneｄ。all；
entity cnt10 is
port (ｃlk :　in　ｓtｄ_loｇｉc;ｋ_or，k1，k2: oｕt std＿loｇｉc);
end；
archiｔectuｒｅ　bhｖ of cnt1０ is
siｇnal ｃ1,c2： ｓtｄ＿lｏgic_vector(２ ｄｏwｎtｏ 0）;
ｓignal m１，ｍ２: ｓｔd＿ｌｏgic；
　begin
procesｓ(clk,ｃ1）
ｂeｇin
if　riｓing_edｇe(ｃｌk) ｔhen
if（c1＝”1１０”）thｅn ｃ1<＝＂０00＂;ｅlse c1<=ｃ1+1;eｎd　ｉｆ；
iｆ（ｃ1＝”０01”）tｈen m１<=nｏt m1；ｅｌsｉf (c1＝＂1００＂） thｅn　ｍ1〈=ｎｏt m1;
end ｉf;enｄ　if；
eｎｄ　ｐrocess;
prｏcesｓ(clk,c2） begiｎ
if ｆallinｇ_edgｅ（cｌk） then
ｉｆ（c2=＂１10＂）ｔhen　c2〈="000"；else c2〈=ｃ２+１；ｅnd ｉｆ;
　if(c2=”001”）thｅn ｍ2〈=not m２；ｅｌsｉf （c2="１00") thｅｎ　ｍ2<＝nｏｔ m2；
end iｆ；enｄ ｉf;
enｄ pｒocｅss;
ｋ1〈=m１;k2〈＝m2；k_or＜=m1 or m２;
enｄ bhｖ；　
　（3）　 as命令,找到已经建立的文件夹cnt１0，存盘文件名应该与实体名一致,即cnt１0。vhd。当出现问句“Dｏ　you　waｎt ｔｏ　ｃreat····”单击“是"按钮。
2:创建工程.
建立新工程管理窗口。单击对话框第二栏右