结题答辩报告(c pu).ppt

结题报告
题目: 基于 FPGA的CPU系统设计与制作

学院: 自动化工程学院

专业: 电子信息科学与技术

姓名: 何东姝、于萍、李超、陈瑞、孙佳

指导教师: 王正彦
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CPU系统
基于Verilog语言的CPU设计与测试
基于FPGA的CPU系统的设计和制作
控制信号
标志信号
操作码
clk
ExternalaReset
MemDataready
ReadMem
writeMe
ReadIO
writeIO
控制模块
数据模块
clk
CPU由数据模块和控制模块构成
Adder
Data
一、基于Verilog语言的CPU设计与测试
控制模块是9个状态的状态机,根据来自数据模块的指令机器码、标志位,来自存储器的握手信号及系统复位信号,决定状态的转换
复位状态
中断状态
取指状态
读存储器状态
指令执行1状态(正常指令)
指令执行1的存储器操作状态
指令执行2状态(影子指令)
指令执行2的存储器操作状态
指令计数器加1状态
控制模块
指令系统
本CPU具有基本的指令系统,包括数据传输、算术逻辑运算、移位、输入输出、中断等
助记符
指令机器代码
功能说明
nop
0000-00-00
空操作
hlt
0000-00-01
中断,遇到此指令停止
szf
0000-00-10
全零标志位Z<=’0’
czf
0000-00-11
全零标志位Z<=’1’
scf
0000-01-00
进位标志位Z<=’0’
ccf
0000-01-01
进位标志位Z<=’1’
cwp
0000-01-11
窗口指针清零 WP<=’000’
mvr Rd Rs
0001-d-s
把Rs的数据转移到Rd
lad Rd Rs
0010-d-s
把Rs的数据所对应的地址的数据载入到Rd
sta Rd Rs
0011-d-s
把Rs的数据存储到Rd数据所对应的地址
inp Rd Rs
0100-d-s
把端口Rs进来的数据写入到Rd
oup Rd Rs
0101-d-s
把Rs的数据送到端口Rd
and Rd Rs
0110-d-s
把Rs的数据与Rd的数据进行与操作,结果保存在Rd内
orr Rd Rs
0111-d-s
把Rs的数据与Rd的数据进行或操作,结果保存在Rd内
not Rd Rs
1000-d-s
把Rs的数据进行取反操作,结果保存在Rd内
shl Rd Rs
1001-d-s
把Rs的数据进行左移一位操作,结果保存在Rd内
shr Rd Rs
1010-d-s
把Rs的数据进行左移一位操作,结果保存在Rd内
add Rd Rs
1011-d-s
把Rs的数据与Rd的数据相加,结果保存在Rd内
sub Rd Rs
1100-d-s
把Rd的数据与Rs的数据相减,结果保存在Rd内
mul Rd Rs
1101-d-s
把Rd的数据与Rs的数据相乘(8bit乘法),结果保存在Rd内
cmp Rd Rs
1110-d-s
把Rd的数据与Rs的数据比较大小,结果改变相应的标志位,等于则全零标志位为1;小于则进位标志位为1 ......
mil Rd I
1111-d-00-I
将立即数I放在寄存器Rd的低八位
mih Rd I
1111-d-01-I
将立即数I放在寄存器Rd的高八位
spc Rd I
1111-d-10-I
保存PC的值到Rd
jpa Rd I
1111-d-11-I
PC值跳到指定位置(Rd的数据与立即数I之和)
jpr I
1111-01-11-I
PC值跳到相关位置(PC值与立即数I之和)
brz I
1111-10-00-I
以零标志位为条件的分支,如果标志位为1:PC值跳到相关位置(PC值与立即数I之和)
brc I
1111-10-01-I
以进位标志位为条件的分支,如果标志位为1:PC值跳到相关位置(PC值与立即数I之和)
awp I
1111-10-10-I
窗口指针值变为:窗口指针WP与立即数I相加的和
二、基于FPGA的CPU系统的设计和制作
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CPU系统的总体设计方案
CPU系统制作实现
CPU系统的设计概况
1. CPU系统的设计概况
一、核心系统
CycloneII核心:EP2C8Q208C8
SDRAM:64Mbit
配置芯片:EPCS4
提供配置模式:JTAG和AS,此外配置管脚通过插针引出
核心板的有源时钟为50Mhz
二、I/O资源
8位LED发光二极管
8位LED数码管
8位拨码开关
VGA