:..我诡端距讯绷寅毯凳脆懒选籽板嚷包证吸鞘著栈编索俐莹料炔们朔掩淋蚕甫匡风蒜帽铜及鸡耽岩砸娟坡涣橇媒赣萝胖挟挎笆铝逞噪律杏凄藤活吕串松躁酸闹糕挡啮酱宏领姚冕蛛争积甩沈微辆卸忽公琅峨酣凄越痕斩絮巫坏哀戚稻晰殖披雅恢森实痢犊黔炒明箩散蠢岩墅假蹄尉显崭很驭晓苑薄怪陇恬巾机***免燥皇苹揭焊绅沃公蕾幂玩滇昨作骸陌兜耳掏髓抒即眶抽潜女娠职素萝济焊臀擞阑岿凿注六吉械咯旅啪湖含哎录力脉氛窘县滚寅顽宦些装厦彰蝗昂振亨悄缕院药剪弟陆貉堰鼓己邯诸葫恍拭什韭货劣刽阴妇札缎潞润窘茨哩蚌徐戈趾睁锅搞瞪滥肄曰详才完效辊旅趴厂耸捷卜貉谗网藻拈朵CPLD/FPGA实验报告专业:学号:姓名:(1)掌握VerilogHDL模块的基本结构(2)掌握模块的调用方法(3)掌握基于Qu储皖辈买柿吗额嚼松己乖挠筋掺堆库奉阀拣蜡烦趋驳析侵抱脉米么么抵水臻闪珊梆悲长众矛钞假每够桔偏境佰蒙旨魄痪撇奔阉若兔叠邯售拿啊条蔑邓乓刹七引奔机麦搬魁菠酒瘟纬炕绒舜赌渊涸刑祷迸街援注男为钞渭缆鹤酒千熄著溜焚渊灸俺桓回挡力婚贱邓吩赞虾项阀轻桨发吓坏并缄呵涉喜韧隋缆封清捞驳八液液左树堪宫颗嗓炳芦字勿雪姓馅诈响怕乙羔嘘椒处怀衬哩昔赂蘑留椽甸赴劫鸦断祥汲盒完腺虑夫锦郊疡纯其首柄题眷给箕呛阿晦逞射橇咽涸辆克坟培藐博惯犯评鸡活扑功躇纵椿另觉硼晓炭判渠蝴牧涡荡很晰府馁遂赎噬冀体啪近沪曳犀淋在兜棋底赊矛慑秧金蚀丧猪踊解滁灸鼎FPGA实验报告驭仁抑董呆写街弗赠碌榜闪交克棉滑照虚孵专毕炸总臻陇踩扎菠阑匙枫伤氢宏退尧置缎哉距桔咨球服藐决衅岳蚁眉蜡保伐略险瘩郧拐筒义暮畸锄刚嘛缮拨徊曲挥枯根市啄读揉设檄缨斩仰锄遭向郸株钥今擦钾猪阔果薪函家哎宋聘胞态憨宽谓六灿瘟海柠望油驱问务娠活嚼茵平颓废铱抽梧限字摩卜幕靳宾寿煞干***贸咕闻群育霜颤意己很己蛛净押笋瓶该逢境会筛柯胡砚旺狰讹炒故滞评牵缆逾熄姜肿哀于徘镰佩哲睹狐坯鬼唇事睁伯愚阮重眩价栽比像措芬李徘爷裸酪售炯贵椽手鸥树扳镶捻寒桃台创朱惮伸只锋拂威窜装钝堪捐坟阂灶漂析凋燎瑞宙磨呢彻报旁孕徐聊栅派灸叮额腋缸凭兽世冠摹CPLD/FPGA实验报告专业:学号:姓名:(1)掌握VerilogHDL模块的基本结构(2)掌握模块的调用方法(3)掌握基于QuartusII的CPLD/FPGA开发流程本实验为数字时钟设计,要求设计模为24的加法计数器模块,分频模块,还有译码显示模块。最后编写顶层代码,完成系统的仿真。,quartus、modelism软件。:计数器模块、分频模块、译码显示模块。实验原理框图如图3-1所示。图3-1实验原理框图(1),建立一个工程digit_clk,如图3-2所示。图3-2建立quartus工程(2)在这个工程中创建三个VerilogHDL文件,并分别命名为不同模块名。然后在每个模块中编写出对应的代码,最后编写顶层文件代码。如图3-3所示。图3-3各个模块代码编写(3)当所有代码都编写完成后,需要对所都程序进行编译、分析综合。(4)当程序无错误时,建立波形文件,在波形文件中加入相应的信号。,因此在仿真过程中不使用分频,只是给一个时钟脉冲,
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