FPGA实验报告.doc

实验报告题目:FPGA实验课程名称:FPGA实验姓名:田勋院(系):计算机与通信工程学院专业班级:通信工程14-01学号:541407040140指导教师:耿鑫成绩:时间:2017年3月15目录1 实验目的…………………………………………………………………………12 实验内容…………………………………………………………………………13 实验设备…………………………………………………………………………14 实验原理…………………………………………………………………………15 实验步骤…………………………………………………………………………56 实验结果…………………………………………………………………………67 实验心得…………………………………………………………………………8一、实验目的:1、熟练Verilog语言和quartus开发环境;2、掌握数据选择器原理;3、编写数据选择器代码并调试仿真3、理解半加器,全加器原理;4、编写加法器代码并调试仿真;5、掌握十进制计数器原理;6、编写十进制可逆计数器代码并调试仿真;二、实验内容:1、理解数据选择器原理;2、编写相应代码并调试仿真;3、理解半加器、全加器原理;4、编写加法器代码并调试仿真;5、理解十进制计数器原理;6、编写十进制可逆计数器Verilog代码并调试仿真;三、实验设备:带有windows操作系统和quartus软件的pc机一台;四、实验原理:一、数据选择器1、数据选择器简介:数据选择器又叫“多路开关”。数据选择器在地址码(或叫选择控制)电位的控制下,从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关,数据选择器为目前逻辑设计中应用十分广泛的逻辑部件,它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由与或门阵列组成,也有用传输门开关和门电路混合而成的。2、真值表::输入输出Addr2Addr1Addr0Mout000In1001In2010In3011In4100In5101In6110In7111In83、源代码moduledatachoose(addr,in1,in2,in3,in4,in5,in6,in7,in8,mout,ncs);input[2:0]addr;input[width-1:0]in1,in2,in3,in4,in5,in6,in7,in8;inputncs;output[width-1:0]mout;parameterwidth=8;reg[width-1:0]mout;always@(addrorin1orin2orin3orin4orin5orin6orin7orin8orncs)beginif(!ncs)case(addr)3'b000:mout=in1;二、半加器与全加器1、半加器原理:(1)真值表:加法器电路分为半加器和全加器两种。半加器在运算时不考虑前位的进位;全加器则考虑前位的进位。因此,全加器在电路的实现上也较复杂些。半加器真值表如下:XYSUMC00000**********(2)半加器的逻辑式:X,Y(下面式子中以A,B代替)为要进行运算的两个值,Sum(下面式子中以S代替)和数,C为向高位的进位值。S=+A=A⊕BC=AB2、全加器原理:(1)真值表:全加器的真值表:输入输出ABCinSCont000000011001010011011001010101**********、源码(1)半加器moduleadd_4(x,y,sum,c);input[3:0]x,y;output[3:0]sum;outputc;assign{c,sum}=x+y;endmodule(2)全加器modulefulladd(a,b,s,cin,cont);input[3:0]a,b;inputcin;output[3:0]s;outputcont;assign{cont,s}=a+b+cin;三、十进制加减计数器1、十进制计数器原理:(1)如果从0000开始计数,则直到输入第九个脉冲为止,它的工作过程与T触发构成的计数器相同。计入第九个后电路进入1001状态,这时Q3的低电平使门G1的输出为0,而Q0和Q3的高电平使门G3的输出为1,所以4个触发器的输入控制端分别为T0=1,T1=0,T2=0,T3=1。因此,当第十个计数脉冲输入后,中间两个触发器维持0不变,两边的触发器从1翻转到0,故电路返回0000状态。(2)驱动方程:根据电路图可写出电路的驱动方程为:T0=1T1=Q0T2=Q0Q1T3=Q0Q1Q2+Q0Q3(3)状态转换表:计数顺序电路状态等效十进制数输出CQ3Q2Q1Q000000001000110200102030011304010040501015