FPGA实验报告.docx

XilinxFPGA及应用
实验报告(一)
实验一全加器
一、实验目的
1、编写简单门电路的RTL级描述程序；
2、创建简单电路的结构级VHDL描述程序；
3、实现全加器功能，由半加器组成，以元件方式调用。
二、实验环境
1=Conv_Std_Logic_Vector(M,CNT_WIDTH)-1;
else
INT_CNT<=INT_CNT-1;
endif;
endif;
endif;
endif;
endif;
endprocess;
Q_OUT<=INT_CNT;
endBehavioral;
2•波形仿真结果
Now:1000ns
500
III
600
11
700
111
□期aoun3：oj
41h4
l^4'h1jC4，h{)3C4，h03(4'hAj^4'h9)
(4'h3j^4'h7尤4牛3)
(4'hX^4'h1}(4'h2
削CLK
0
nnrr
削CE
1
^JIRST
1
削load
0
E3釧D_IN[3:0]
4^9
41h9
馴UpDn
1
验证加减计数功能。
实验三分频器
一、实验目的
1、熟悉ISE的操作和仿真技巧；
2、学****使用XilinxPace进行引脚分配和约束；
3、制作一个分频器，将50Mhz的输入时钟分频为1Mhz、1Khz和1Hz实现该设计并在Spartan-3E开发板上用LED显示分频后的结果。
二、实验环境
1、ISE软件一套;
2、Spartan-3E开发板一套;
3、PC机一台。
三、设计思路
clk50mclk1
clklk
clklmclklOm
分频器的顶层模块如图，输入为50Mhz时钟，输出为对应的lOMhz,IMhz,lkhz和lhz。
四、基础模块设计
1)5分频
源代码为：
entityclkdiv5is
Port(clkin:inSTD_LOGIC;
clkout:outSTD_LOGIC);
endclkdiv5;
architectureBehavioralofclkdiv5is
signalCNT1,CNT2:INTEGERrange0to4;
signalclk1,clk2:STD_LOGIC;
beginprocess(clkin)--对上升沿begin
ifrising_edge(clkin)then
if(CNT1<4)then
CNT1<=CNT1+1;
else
CNT1<=0;
endif;
if(CNT1<2)then
clk1<=T;
elseclkl<='O';
endif;
endif;
endprocess;
process(clkin)--对下降沿
begin
iffalling_edge(clkin)thenif(CNT2<4)then
CNT2<=CNT2+1;
else
CNT2<=0;
endif;
if(CNT2<2)then
clk2<=T;
else
clk2<='O';
endif;
endif;
endprocess;
clkout<=clklorclk2;
en